基于Verilog HDL與Cadence的數字系統設計技術(shù)簡(jiǎn)介，目錄書(shū)摘
2020-01-03 17:30
來(lái)源：京東
作者：京東
基于Verilog HDL與Cadence的數字系統設計技術(shù)
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內容簡(jiǎn)介: 《基于Verilog HDL與Cadence的數字系統設計技術(shù)》是以EDA技術(shù)設計為出發(fā)點(diǎn)，專(zhuān)門(mén)針對各大高校信息、自動(dòng)化、計算機專(zhuān)業(yè)在校學(xué)生和在公司中初始學(xué)習硬件技術(shù)的開(kāi)發(fā)人員而編寫(xiě)的數字系統制版技術(shù)材料，主要目的是使讀者克服學(xué)習硬件開(kāi)發(fā)技術(shù)的困難，使學(xué)習硬件技術(shù)像學(xué)習軟件技術(shù)一樣簡(jiǎn)單?！痘赩erilog HDL與Cadence的數字系統設計技術(shù)》的技術(shù)開(kāi)發(fā)以邏輯代數的運算、定理和化簡(jiǎn)方法為理論指導，研究原理圖設計方法，引入FPGA的開(kāi)發(fā)軟件QuartusⅡ9.1，在其中利用VerilogHDL設計實(shí)現電路常用芯片的開(kāi)發(fā)，可以在不必了解芯片內部工作原理的基礎上，通過(guò)程序設計者的硬件行為描述獲得芯片及引腳的相關(guān)信息?！痘赩erilog HDL與Cadence的數字系統設計技術(shù)》選擇CadenceSPB16.3作為設計數字系統原理圖和電路板的軟件，用同一個(gè)數字系統實(shí)例說(shuō)明設計原理圖和制作電路板的連續過(guò)程：原理圖→網(wǎng)絡(luò )表→焊盤(pán)、封裝、制版→導入網(wǎng)絡(luò )表→布局→覆銅→布線(xiàn)→后處理→送廠(chǎng)家制版。
《基于Verilog HDL與Cadence的數字系統設計技術(shù)》可以作為嵌入式數字系統開(kāi)發(fā)的基礎技術(shù)設計指導書(shū)，是硬件制版技術(shù)快速入門(mén)的絕佳教材，為更多的硬件技術(shù)設計愛(ài)好者提供了廣闊的空間。
《基于Verilog HDL與Cadence的數字系統設計技術(shù)》可以作為嵌入式數字系統開(kāi)發(fā)的基礎技術(shù)設計指導書(shū)，是硬件制版技術(shù)快速入門(mén)的絕佳教材，為更多的硬件技術(shù)設計愛(ài)好者提供了廣闊的空間。
目錄:第1章 數字系統設計基礎
1.1 邏輯代數
1.1.1 邏輯運算
1.1.2 邏輯定理與化簡(jiǎn)
1.1.3 卡諾圖化簡(jiǎn)
1.2 組合邏輯電路設計
1.2.1 組合邏輯電路設計方法
1.2.2 3線(xiàn)-8線(xiàn)譯碼器設計
1.2.3 8路數據選擇器設計
1.2.4 七段顯示譯碼器設計
1.3 時(shí)序邏輯電路設計
1.3.1 時(shí)序電路的描述方法
1.3.2 觸發(fā)器
1.3.3 同步時(shí)序邏輯電路設計方法
1.3.4 異步時(shí)序邏輯電路設計方法
1.3.5 十進(jìn)制加法計數器設計
1.3.6 寄存器設計
1.4 基于Nios Ⅱ的FPGA技術(shù)
1.4.1 FPGA簡(jiǎn)介和工作原理
1.4.2 Nios Ⅱ軟核處理器
第2章 硬件描述語(yǔ)言Verilog HDL與集成開(kāi)發(fā)環(huán)境
2.1 Verilog語(yǔ)言簡(jiǎn)介
2.2 Verilog HDL語(yǔ)法規則
2.2.1 標識符
2.2.2 命令語(yǔ)句格式
2.2.3 數字值集合
2.2.4 變量與數據類(lèi)型
2.2.5 運算符與表達式
2.2.6 結構語(yǔ)句
2.3 Verilog HDL建模
2.3.1 模塊結構
2.3.2 時(shí)延
2.3.3 3種建模方式
2.3.4 模塊調用
2.4 編輯環(huán)境Quartus Ⅱ 9.1 與應用
2.4.1 Quartus Ⅱ 9.1 安裝與編輯環(huán)境介紹
2.4.2 原理圖繪制
2.4.3 使用Verilog語(yǔ)言實(shí)現電路設計
2.5 Quartus Ⅱ 9.1 實(shí)現電路輸出仿真
第3章 數字系統常用元件及實(shí)現
3.1 常用分立元件及電路
3.1.1 常用分立元件
3.1.2 電源電路的實(shí)現與設計
3.1.3 脈沖時(shí)序發(fā)生電路設計
3.2 組合元件的Verilog設計
3.2.1 數據通路的設計
3.2.2 運算電路的設計
3.3 時(shí)序元件的Verilog設計
3.3.1 觸發(fā)器的設計
3.3.2 計數器的設計
3.3.3 寄存器的設計
第4章 基于Cadence PCB的數字系統原理圖設計
4.1 Cadence SPB 16.3 安裝與簡(jiǎn)介
4.1.1 Cadence SPB 16.3 破解安裝步驟
4.1.2 Cadence SPB 16.3 簡(jiǎn)介
4.2 創(chuàng )建平面元件
4.3 原理圖設計
4.3.1 繪制原理圖
4.3.2 原理圖后續處理
第5章 PCB電路板制作
5.1 Allegro工作環(huán)境配置
5.1.1 整體繪圖參數設置
5.1.2 顏色的設置
5.1.3 格點(diǎn)參數設置
5.1.4 子集（層）選項設置
5.1.5 盲孔和埋孔的設置
5.1.6 自動(dòng)保存功能設置
5.2 焊盤(pán)與PCB封裝的建立
5.2.1 創(chuàng )建焊盤(pán)
5.2.2 創(chuàng )建元件封裝符號
5.2.3 100進(jìn)制可逆計數器電路焊盤(pán)的設計
5.2.4 100進(jìn)制可逆計數器電路封裝設計
5.3 電路板建立與設計規則的設置
5.3.1 使用電路板向導建立電路板
5.3.2 手動(dòng)建立電路板
5.3.3 導入網(wǎng)絡(luò )表
5.4 布局
5.4.1 電路板的規劃
5.4.2 元件的手工擺放
5.4.3 元件的快速擺放
5.4.4 生成報告文件
5.4.5 手工布局100進(jìn)制可逆計數電路板
5.4.6 自動(dòng)布局
5.5 覆銅
5.5.1 基本概念
5.5.2 為平面層建立覆銅區域
5.5.3 平面層分割
5.5.4 覆銅的編輯操作
5.6 布線(xiàn)
5.6.1 布線(xiàn)的原則
5.6.2 手動(dòng)布線(xiàn)
5.6.3 自動(dòng)布線(xiàn)
5.6.4 扇出布線(xiàn)
5.6.5 布線(xiàn)優(yōu)化
第6章 電路板加工前的處理工作
6.1 PCB后續處理
6.1.1 自動(dòng)測試點(diǎn)的添加與修改
6.1.2 重命名元件序號
6.1.3 調整文字面
6.2 電路板加工前的準備工作
6.2.1 設計的可裝配性檢查
6.2.2 建立絲印層
6.2.3 生成報告文件
6.2.4 建立和查看底片文件
6.2.5 向廠(chǎng)商提供文件
附錄A Cadence元件庫介紹
附錄B DRC檢測常見(jiàn)錯誤
附錄C 74系列數字集成電路型號功能表
附錄D CMOS系列數字集成電路型號功能表
參考文獻
1.1 邏輯代數
1.1.1 邏輯運算
1.1.2 邏輯定理與化簡(jiǎn)
1.1.3 卡諾圖化簡(jiǎn)
1.2 組合邏輯電路設計
1.2.1 組合邏輯電路設計方法
1.2.2 3線(xiàn)-8線(xiàn)譯碼器設計
1.2.3 8路數據選擇器設計
1.2.4 七段顯示譯碼器設計
1.3 時(shí)序邏輯電路設計
1.3.1 時(shí)序電路的描述方法
1.3.2 觸發(fā)器
1.3.3 同步時(shí)序邏輯電路設計方法
1.3.4 異步時(shí)序邏輯電路設計方法
1.3.5 十進(jìn)制加法計數器設計
1.3.6 寄存器設計
1.4 基于Nios Ⅱ的FPGA技術(shù)
1.4.1 FPGA簡(jiǎn)介和工作原理
1.4.2 Nios Ⅱ軟核處理器
第2章 硬件描述語(yǔ)言Verilog HDL與集成開(kāi)發(fā)環(huán)境
2.1 Verilog語(yǔ)言簡(jiǎn)介
2.2 Verilog HDL語(yǔ)法規則
2.2.1 標識符
2.2.2 命令語(yǔ)句格式
2.2.3 數字值集合
2.2.4 變量與數據類(lèi)型
2.2.5 運算符與表達式
2.2.6 結構語(yǔ)句
2.3 Verilog HDL建模
2.3.1 模塊結構
2.3.2 時(shí)延
2.3.3 3種建模方式
2.3.4 模塊調用
2.4 編輯環(huán)境Quartus Ⅱ 9.1 與應用
2.4.1 Quartus Ⅱ 9.1 安裝與編輯環(huán)境介紹
2.4.2 原理圖繪制
2.4.3 使用Verilog語(yǔ)言實(shí)現電路設計
2.5 Quartus Ⅱ 9.1 實(shí)現電路輸出仿真
第3章 數字系統常用元件及實(shí)現
3.1 常用分立元件及電路
3.1.1 常用分立元件
3.1.2 電源電路的實(shí)現與設計
3.1.3 脈沖時(shí)序發(fā)生電路設計
3.2 組合元件的Verilog設計
3.2.1 數據通路的設計
3.2.2 運算電路的設計
3.3 時(shí)序元件的Verilog設計
3.3.1 觸發(fā)器的設計
3.3.2 計數器的設計
3.3.3 寄存器的設計
第4章 基于Cadence PCB的數字系統原理圖設計
4.1 Cadence SPB 16.3 安裝與簡(jiǎn)介
4.1.1 Cadence SPB 16.3 破解安裝步驟
4.1.2 Cadence SPB 16.3 簡(jiǎn)介
4.2 創(chuàng )建平面元件
4.3 原理圖設計
4.3.1 繪制原理圖
4.3.2 原理圖后續處理
第5章 PCB電路板制作
5.1 Allegro工作環(huán)境配置
5.1.1 整體繪圖參數設置
5.1.2 顏色的設置
5.1.3 格點(diǎn)參數設置
5.1.4 子集（層）選項設置
5.1.5 盲孔和埋孔的設置
5.1.6 自動(dòng)保存功能設置
5.2 焊盤(pán)與PCB封裝的建立
5.2.1 創(chuàng )建焊盤(pán)
5.2.2 創(chuàng )建元件封裝符號
5.2.3 100進(jìn)制可逆計數器電路焊盤(pán)的設計
5.2.4 100進(jìn)制可逆計數器電路封裝設計
5.3 電路板建立與設計規則的設置
5.3.1 使用電路板向導建立電路板
5.3.2 手動(dòng)建立電路板
5.3.3 導入網(wǎng)絡(luò )表
5.4 布局
5.4.1 電路板的規劃
5.4.2 元件的手工擺放
5.4.3 元件的快速擺放
5.4.4 生成報告文件
5.4.5 手工布局100進(jìn)制可逆計數電路板
5.4.6 自動(dòng)布局
5.5 覆銅
5.5.1 基本概念
5.5.2 為平面層建立覆銅區域
5.5.3 平面層分割
5.5.4 覆銅的編輯操作
5.6 布線(xiàn)
5.6.1 布線(xiàn)的原則
5.6.2 手動(dòng)布線(xiàn)
5.6.3 自動(dòng)布線(xiàn)
5.6.4 扇出布線(xiàn)
5.6.5 布線(xiàn)優(yōu)化
第6章 電路板加工前的處理工作
6.1 PCB后續處理
6.1.1 自動(dòng)測試點(diǎn)的添加與修改
6.1.2 重命名元件序號
6.1.3 調整文字面
6.2 電路板加工前的準備工作
6.2.1 設計的可裝配性檢查
6.2.2 建立絲印層
6.2.3 生成報告文件
6.2.4 建立和查看底片文件
6.2.5 向廠(chǎng)商提供文件
附錄A Cadence元件庫介紹
附錄B DRC檢測常見(jiàn)錯誤
附錄C 74系列數字集成電路型號功能表
附錄D CMOS系列數字集成電路型號功能表
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