系統芯片（SOC）設計方法與實(shí)踐簡(jiǎn)介，目錄書(shū)摘
2019-10-25 14:10
來(lái)源：京東
作者：京東
系統芯片（SOC）設計方法與實(shí)踐
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內容簡(jiǎn)介: 《系統芯片（SOC）設計方法與實(shí)踐》主要介紹了系統芯片（SOC）的設計原理、方法，以及工程實(shí)踐。結合多年的教學(xué)經(jīng)驗、項目實(shí)踐以及累積的資料，并借鑒國內外經(jīng)典教材的寫(xiě)作手法編著(zhù)而成。內容參考Xilinx公司和ARM公司新的官方文檔，吸收國內外新的相關(guān)專(zhuān)業(yè)文獻，提取其精華，并提供具有針對性的實(shí)踐項目例程?！断到y芯片（SOC）設計方法與實(shí)踐》旨在讓每位讀者能夠對SOC設計有一個(gè)深入的理解，并且在教材的指導下，以動(dòng)手實(shí)踐的方式掌握相關(guān)的專(zhuān)業(yè)技能，為未來(lái)的學(xué)習和工作打下堅實(shí)的基礎。
《系統芯片（SOC）設計方法與實(shí)踐》可分為四部分：第一部分內容講述硬件描述語(yǔ)言VHDL和Verilog HDL的基本語(yǔ)法以及如何實(shí)現基本數字邏輯單元的設計。第二部分講述了數字系統的層次結構設計以及SOC芯片的體系結構。第三部分涉及設計的形式化驗證、靜態(tài)時(shí)序分析以及可測試設計。第四部分主要內容為可編程邏輯器件以及ASIC后端設計流程及方法。書(shū)中的案例基于Xilinx公司的Vivado設計套件，并提供相應的VHDL/Verilog HDL參考源代碼。
《系統芯片（SOC）設計方法與實(shí)踐》可分為四部分：第一部分內容講述硬件描述語(yǔ)言VHDL和Verilog HDL的基本語(yǔ)法以及如何實(shí)現基本數字邏輯單元的設計。第二部分講述了數字系統的層次結構設計以及SOC芯片的體系結構。第三部分涉及設計的形式化驗證、靜態(tài)時(shí)序分析以及可測試設計。第四部分主要內容為可編程邏輯器件以及ASIC后端設計流程及方法。書(shū)中的案例基于Xilinx公司的Vivado設計套件，并提供相應的VHDL/Verilog HDL參考源代碼。
作者簡(jiǎn)介:
目錄:第1章 緒論
1．1 集成電路概述
1．1．1 集成電路的誕生和發(fā)展
1．1．2 我國集成電路的發(fā)展
1．1．3 集成電路的分類(lèi)
1．2 SOC概述
1．2．1 SOC的分類(lèi)
1．2．2 SOC涉及的關(guān)鍵技術(shù)
1．2．3 SOC設計流程
1．2．4 SOC技術(shù)的發(fā)展方向
1．3 VHDL與Verilog HDL
1．3．1 VHDL和Verilog HDL的相同點(diǎn)
1．3．2 VHDL和Verilog HDL的區別
1．3．3 學(xué)習VHDL和Verilog HDL的要點(diǎn)
1．4 開(kāi)發(fā)平臺Vivado
第2章 VHDL語(yǔ)言基礎
2．1 引言
2．2 VHDL的基礎知識
2．2．1 VHDL程序的結構
2．2．2 VHDL常用資源庫中的程序包
2．2．3 VHDL的詞法單元
2．2．4 數據對象和類(lèi)型
2．2．5 表達式與運算符
2．3 VHDL結構體的描述方式
2．3．1 結構體的行為描述
2．3．2 結構體的RTL描述
2．3．3 結構體的結構化描述
2．4 結構體的子結構形式
2．4．1 進(jìn)程
2．4．2 復雜結構體的多進(jìn)程組織方法
2．4．3 塊
2．4．4 子程序
2．5 順序語(yǔ)句和并發(fā)語(yǔ)句
2．5．1 順序語(yǔ)句
2．5．2 并發(fā)語(yǔ)句
2．6 VHDL中的信號和信號處理
2．6．1 信號的驅動(dòng)源
2．6．2 信號的延遲
2．6．3 仿真周期和信號的δ延遲
2．6．4 信號的屬性函數
2．6．5 帶屬性函數的信號
2．7 VHDL的其他語(yǔ)句
2．7．1 ATTRIBUTE（屬性）描述與定義語(yǔ)句
2．7．2 斷言（ASSERT）語(yǔ)句
2．7．3 TEXTIO
2．8 多值邏輯
2．8．1 三態(tài)數值模型
2．8．2 多值邏輯
2．9 元件例化
2．9．1 設計通用元件
2．9．2 構造程序包
2．9．3 元件的調用
2．10 配置
2．10．1 默認配置
2．10．2 元件配置
2．10．3 塊的配置
2．10．4 結構體的配置
習題2
第3章 硬件描述語(yǔ)言Verilog
3．1 引言
3．2 Verilog HDL的基礎知識
3．2．1 模塊說(shuō)明部分
3．2．2 端口說(shuō)明部分
……
第4章 基本數字邏輯單元的設計
第5章 數字系統的層次結構設計
第6章 系統集成芯片的體系結構
第7章 形式化驗證
第8章 靜態(tài)時(shí)序分析
第9章 可測試設計DFT
第10章 可編程邏輯器件
第11章 ASIC后端設計
附錄 用Nexys4 FPGA開(kāi)發(fā)板配置Microblaze
參考文獻
1．1 集成電路概述
1．1．1 集成電路的誕生和發(fā)展
1．1．2 我國集成電路的發(fā)展
1．1．3 集成電路的分類(lèi)
1．2 SOC概述
1．2．1 SOC的分類(lèi)
1．2．2 SOC涉及的關(guān)鍵技術(shù)
1．2．3 SOC設計流程
1．2．4 SOC技術(shù)的發(fā)展方向
1．3 VHDL與Verilog HDL
1．3．1 VHDL和Verilog HDL的相同點(diǎn)
1．3．2 VHDL和Verilog HDL的區別
1．3．3 學(xué)習VHDL和Verilog HDL的要點(diǎn)
1．4 開(kāi)發(fā)平臺Vivado
第2章 VHDL語(yǔ)言基礎
2．1 引言
2．2 VHDL的基礎知識
2．2．1 VHDL程序的結構
2．2．2 VHDL常用資源庫中的程序包
2．2．3 VHDL的詞法單元
2．2．4 數據對象和類(lèi)型
2．2．5 表達式與運算符
2．3 VHDL結構體的描述方式
2．3．1 結構體的行為描述
2．3．2 結構體的RTL描述
2．3．3 結構體的結構化描述
2．4 結構體的子結構形式
2．4．1 進(jìn)程
2．4．2 復雜結構體的多進(jìn)程組織方法
2．4．3 塊
2．4．4 子程序
2．5 順序語(yǔ)句和并發(fā)語(yǔ)句
2．5．1 順序語(yǔ)句
2．5．2 并發(fā)語(yǔ)句
2．6 VHDL中的信號和信號處理
2．6．1 信號的驅動(dòng)源
2．6．2 信號的延遲
2．6．3 仿真周期和信號的δ延遲
2．6．4 信號的屬性函數
2．6．5 帶屬性函數的信號
2．7 VHDL的其他語(yǔ)句
2．7．1 ATTRIBUTE（屬性）描述與定義語(yǔ)句
2．7．2 斷言（ASSERT）語(yǔ)句
2．7．3 TEXTIO
2．8 多值邏輯
2．8．1 三態(tài)數值模型
2．8．2 多值邏輯
2．9 元件例化
2．9．1 設計通用元件
2．9．2 構造程序包
2．9．3 元件的調用
2．10 配置
2．10．1 默認配置
2．10．2 元件配置
2．10．3 塊的配置
2．10．4 結構體的配置
習題2
第3章 硬件描述語(yǔ)言Verilog
3．1 引言
3．2 Verilog HDL的基礎知識
3．2．1 模塊說(shuō)明部分
3．2．2 端口說(shuō)明部分
……
第4章 基本數字邏輯單元的設計
第5章 數字系統的層次結構設計
第6章 系統集成芯片的體系結構
第7章 形式化驗證
第8章 靜態(tài)時(shí)序分析
第9章 可測試設計DFT
第10章 可編程邏輯器件
第11章 ASIC后端設計
附錄 用Nexys4 FPGA開(kāi)發(fā)板配置Microblaze
參考文獻
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