數字邏輯設計（附贈CD光盤(pán)1張）/普通高等教育“十一五”國家級規劃教材·計算機系列教材簡(jiǎn)介，目錄書(shū)摘

編輯推薦:　　本書(shū)可作為高等院校計算機、自動(dòng)化、電子工程及相關(guān)專(zhuān)業(yè)“數字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書(shū)。

內容簡(jiǎn)介:　　本書(shū)全書(shū)共分8章和兩個(gè)附錄，第1章是邏輯電路導論，第2章介紹門(mén)電路的物理實(shí)現和特性，第3～4章介紹各種組合邏輯電路及其優(yōu)化實(shí)現，第5章介紹觸發(fā)器和寄存器，第6章介紹同步時(shí)序電路，第7章介紹異步時(shí)序電路，第8章以實(shí)例介紹數字系統的特點(diǎn)和設計方法，附錄A介紹EDA工具Quartus Ⅱ，附錄B介紹硬件描述語(yǔ)言VHDL。本書(shū)附有光盤(pán)，其中包含QuartusⅡ網(wǎng)絡(luò )版安裝軟件、本書(shū)中的圖片、表格以及VHDL源代碼，方便學(xué)生學(xué)習和教師制作課件。
　　本書(shū)的特點(diǎn)是引入電子設計自動(dòng)化（Electronic Design Automation，EDA）工具和硬件描述語(yǔ)言VHDL，使理論教學(xué)和上機實(shí)踐相結合，使學(xué)習基本原理和掌握設計方法相結合。
　　本書(shū)可作為高等院校計算機、自動(dòng)化、電子工程及相關(guān)專(zhuān)業(yè)“數字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書(shū)。

作者簡(jiǎn)介:　　薛宏熙，清華大學(xué)計算機系教授。1962年畢業(yè)于清華大學(xué)自動(dòng)控制系，畢業(yè)后在清華大學(xué)任教，其中1985年至1986年作為訪(fǎng)問(wèn)學(xué)者在加拿大多倫多大學(xué)進(jìn)修。研究方向為數字系統設計自動(dòng)化，包括模擬、邏輯綜合、高層次綜合、形式驗證、軟硬件協(xié)同設計、系統芯片設計工具研究等。講授過(guò)的課程有：數字邏輯、計算機原理、計算機系統結構、數字系統自動(dòng)設計、VHDL與集成電路設計等。出版著(zhù)作有《計算機組成與設計》、《數字系統計算機輔助設計》、《數字系統設計自動(dòng)化》等，譯著(zhù)有《用Spec C做系統設計》、《VHDL簡(jiǎn)明教程》、《用VHDL設計電子線(xiàn)路》、《數字邏輯與VHDL設計》等。

目錄:第1章　邏輯電路導論
1.1　開(kāi)關(guān)電路數學(xué)表示方法初步
1.1.1　真值表
1.1.2　二進(jìn)制編碼
1.1.3　真值表的常見(jiàn)形式
1.1.4　分析與綜合

1.2　邏輯代數
1.2.1　邏輯代數的基本運算
1.2.2　邏輯函數
1.2.3　邏輯代數的基本公式和運算規則

1.3　用與門(mén)、或門(mén)和非門(mén)進(jìn)行邏輯綜合
1.4　公式法化簡(jiǎn)邏輯函數
1.5　卡諾圖
1.5.1　卡諾圖是真值表的圖形表示
1.5.2　用卡諾圖化簡(jiǎn)邏輯函數
1.5.3　概念提升

1.6　邏輯函數的標準形式
1.6.1　函數的“積之和”表達式
1.6.2　函數的“和之積”表達式
1.6.3　兩種表達形式的互換
1.6.4　包含無(wú)關(guān)項的邏輯函數的化簡(jiǎn)

1.7　表格法化簡(jiǎn)邏輯函數
1.7.1　求質(zhì)蘊含項集合
1.7.2　求最小覆蓋
1.7.3　表格法小結
1.8　解題示例
（本章小結）
（習題）

第2章　數字集成電路的基本元件－門(mén)電路
2.1　概述
2.2　TTL集成門(mén)電路
2.2.1　TTL與非門(mén)簡(jiǎn)介
2.2.2　TTL與非門(mén)的外特性及其參數
2.2.3　集電極開(kāi)路的與非門(mén)
2.2.4　TTL三態(tài)門(mén)

2.3　MOS場(chǎng)效應晶體管
2.4　MOS門(mén)電路
2.4.1　NMOS門(mén)電路
2.4.2　CMOS門(mén)電路
2.4.3　其他類(lèi)型的CMOS門(mén)電路
2.4.4　CMOS邏輯門(mén)電性能分析
2.4.5　不同類(lèi)型邏輯門(mén)的配合問(wèn)題

2.5　74系列中小規模集成電路芯片
2.6　可編程邏輯器件
2.6.1　可編程邏輯陣列PLA
2.6.2　可編程陣列邏輯PAL和GAL
2.6.3　復雜可編程器件
2.6.4　現場(chǎng)可編程門(mén)陣列
2.6.5　可編程開(kāi)關(guān)的物理實(shí)現
2.6.6　CPLD和FPGA特點(diǎn)比較
（本章小結）
（習題）

第3章　組合邏輯電路的優(yōu)化實(shí)現
3.1　組合邏輯電路的特點(diǎn)與優(yōu)化實(shí)現
3.2　單輸出函數和多輸出函數
3.2.1　多輸出函數的化簡(jiǎn)
3.2.2　多輸出函數的優(yōu)化實(shí)現
3.2.3　用EDA工具優(yōu)化實(shí)現組合邏輯電路示例

3.3　多級邏輯電路的綜合
3.3.1　提取公因子
3.3.2　功能分解

3.4　組合邏輯電路積木塊
3.4.1　多路選擇器
3.4.2　用LUT構建更大規模的組合邏輯電路
3.4.3　編碼器
3.4.4　譯碼器
3.4.5　數值比較器
3.4.6　算術(shù)邏輯運算電路

3.5　組合邏輯電路中的競爭和險象
3.5.1　險象的分析
3.5.2　險象的消除
3.6　解題示例
（本章小結）
（習題）

第4章　數的表示方法和算術(shù)運算電路
4.1　數制和編碼
4.1.1　數的位置表示法
4.1.2　二進(jìn)制數和十進(jìn)制數的相互轉換
4.1.3　八進(jìn)制數的二進(jìn)制編碼
4.1.4　十六進(jìn)制數的二進(jìn)制編碼
4.1.5　十進(jìn)制數的二進(jìn)制編碼
4.1.6　格雷碼
4.1.7　字符編碼
4.1.8　奇偶校驗碼

4.2　無(wú)符號數的加法運算
4.2.1　二進(jìn)制整數的加法運算
4.2.2　BCD碼形式的十進(jìn)制數加法運算

4.3　有符號數的表示方法和算術(shù)運算
4.3.1　二進(jìn)制定點(diǎn)數的原碼表示形式
4.3.2　二進(jìn)制定點(diǎn)數的補碼表示形式和加減運算
4.3.3　二進(jìn)制定點(diǎn)數的反碼表示形式和加減運算
4.4　用EDA工具設計算術(shù)運算電路示例
（本章小結）
（習題）

第5章　鎖存器、觸發(fā)器和寄存器
5.1　鎖存器
5.1.1　基本R-S鎖存器
5.1.2　選通D鎖存器

5.2　D觸發(fā)器
5.2.1　從總體的角度觀(guān)察D觸發(fā)器
5.2.2　D觸發(fā)器和D鎖存器的比較
5.2.3　帶使能控制的D觸發(fā)器

5.3　主從D觸發(fā)器
5.4　其他類(lèi)型的觸發(fā)器
5.4.1　T觸發(fā)器
5.4.2　JK觸發(fā)器
5.5　寄存器
5.6　設計示例
（本章小結）
（習題）

第6章　同步時(shí)序電路
6.1　同步時(shí)序電路概述
6.2　同步時(shí)序電路的設計
6.2.1　狀態(tài)圖和狀態(tài)表
6.2.2　狀態(tài)分配
6.2.3　確定激勵函數和輸出函數
6.2.4　VHDL行為描述與使用EDA工具設汁

6.3　狀態(tài)化簡(jiǎn)
6.3.1　完全規定的有限狀態(tài)機和不完全規定的有限狀態(tài)機
6.3.2　狀態(tài)化簡(jiǎn)算法
6.4　同步時(shí)序電路中的競爭和險象
第7章　異步時(shí)序電路
第8章　數字系統設計
附錄A：DEA工具Quartus Ⅱ簡(jiǎn)介
附錄B：硬件描述語(yǔ)言VHDL簡(jiǎn)介
參考文獻