Verilog程序設計與EDA（第2版）簡(jiǎn)介，目錄書(shū)摘

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內容簡(jiǎn)介:　　《Verilog程序設計與EDA（第2版）》除緒論外共分9章，主要內容包括：Verilog HDL的基本結構與描述方式、Verilo HDL的基本要素、Verilog HDL的基本語(yǔ)句、組合電路設計、時(shí)序電路設計、仿真測試程序設計、組合電路設計實(shí)例、時(shí)序電路設計實(shí)例、EDA開(kāi)發(fā)軟件等。書(shū)中選用了相當數量的例題、實(shí)例，便于讀者聯(lián)系實(shí)際，舉一反三，學(xué)習運用。
　　《Verilog程序設計與EDA（第2版）》可作為高等學(xué)校通信、電子工程、自動(dòng)控制、工業(yè)自動(dòng)化、檢測技術(shù)及電子技術(shù)應用等相關(guān)電類(lèi)專(zhuān)業(yè)本科和專(zhuān)科生Verilog HDL、EDA課程的教材和教學(xué)參考書(shū)，也可作為相關(guān)工程技術(shù)人員的學(xué)習參考書(shū)。

作者簡(jiǎn)介:

目錄:緒論
0.1 關(guān)于Verilog HDL
0.2 關(guān)于EDA

第1章 Verilog HDL的基本結構與描述方式
1.1 基本結構
1.2 描述方式
1.2.1 數據流描述方式
1.2.2 行為描述方式
1.2.3 結構化描述方式
1.2.4 混合描述方式
思考與習題

第2章 VeriIog HDL的基本要素
2.1 標識符（identifier）
2.2 格式與注釋
2.3 數據
2.3.1 常量
2.3.2 變量
2.3.3 Verilog HDL四種基本的值
2.4 數據類(lèi)型
2.4.1 線(xiàn)網(wǎng)類(lèi)型
2.4.2 寄存器類(lèi)型
2.5 操作符
2.6 系統函數和系統任務(wù)
2.7 編譯預處理指令
思考與習題

第3章 Verilog HDL的基本語(yǔ)句
3.1 賦值語(yǔ)句
3.1.1 連續賦值語(yǔ)句和過(guò)程賦值語(yǔ)句
3.1.2 阻塞賦值語(yǔ)句和非阻塞賦值語(yǔ)句
3.2 塊語(yǔ)句
3.2.1 順序塊語(yǔ)句
3.2.2 并行塊語(yǔ)句
3.3 條件語(yǔ)句
3.3.1 ifelse語(yǔ)句
3.3.2 case語(yǔ)句
3.3.3 條件操作符構成的語(yǔ)句
3.4 循環(huán)語(yǔ)句
3.4.1 forever循環(huán)語(yǔ)句
3.4.2 repeat循環(huán)
3.4.3 while循環(huán)
3.4.4 for循環(huán)
3.5 結構說(shuō)明語(yǔ)句
3.5.1 task（任務(wù)）
3.5.2 function（函數）
3.6 行為描述語(yǔ)句
3.6.1 initial語(yǔ)句
3.6.2 always語(yǔ)句
3.7 內置門(mén)語(yǔ)句
3.7.1 多輸入門(mén)
3.7.2 多輸出門(mén)
3.7.3 使能門(mén)
3.7.4 上拉和下拉
3.8 內置開(kāi)關(guān)語(yǔ)句
3.8.1 mos開(kāi)關(guān)
3.8.2 cmos開(kāi)關(guān)
3.8.3 pass開(kāi)關(guān)
3.8.4 pass en開(kāi)關(guān)
3.9 用戶(hù)定義原語(yǔ)UDF
3.9.1 UDP的結構
3.9.2 uDP的實(shí)例化應用
3.9.3 組合電路UDP舉例
3.9.4 時(shí)序電路UDP舉例
3.10 force強迫賦信語(yǔ)句
3.11 specify延遲說(shuō)明塊
3.12 關(guān)于Verilog-2001新增的一些特性
3.13 關(guān)于Verilog-2005
思考與習題

第4章 組合電路設計
4.1 簡(jiǎn)單組合電路設計
4.1.1 表決電路
4.1.2 碼制轉換電路
4.1.3 比較器
4.1.4 譯碼器
4.2 復雜組合電路設計
4.2.1 多位比較器
4.2.2 多人表決器
4.2.3 8選1數據選擇器
4.2.4 一位全加（減）器
4.2.5 4位減法、加法器
4.2.6 3位、8位二進(jìn)制乘法器設計
思考與習題

第5章 時(shí)序電路設計
5.1 簡(jiǎn)單時(shí)序電路設計
5.1.1 基本D觸發(fā)器
5.1.2 帶異步清0、異步置1的D觸發(fā)器
5.1.3 帶異步清0、異步置1的JK觸發(fā)器
5.1.4 鎖存器和寄存器
5.2 復雜時(shí)序電路設計
5.2.1 自由風(fēng)格設計
5.2.2 有限狀態(tài)機FSM
5.3 時(shí)序電路設計中的同步與異步
思考與習題

第6章 仿真測試程序設計
6.1 用Verilog HDL設計仿真測試程序
6.1.1 七段數碼管譯碼器測試模塊
6.1.2 分頻器測試模塊
6.1.3 阻塞賦值與非阻塞賦值的測試模塊
6.1.4 序列檢測器測試模塊
6.1.5 關(guān)于WARNING
6.1.6 關(guān)于測試模塊及其基本結構
6.2 用ABEL-HDL設計仿真測試向量
6.2.1 ABEL-HDL測試向量
6.2.2 七段數碼管譯碼器測試向量
6.2.3 4位加法器測試向量
6.2.4 序列檢測器測試向量
6.2.5 變模計數器測試向量
6.3 Altera公司的Quartus II波形仿真
思考與習題

第7章 組合電路設計實(shí)例
7.1 編碼器
7.2 譯碼器
7.3 數據選擇器
7.4 數據分配器
7.5 數值比較器
7.6 通過(guò)EPM240開(kāi)發(fā)板驗證
組合電路
思考與習題

第8章 時(shí)序電路設計實(shí)例
8.1 序列檢測器
8.2 脈沖分配器
8.3 8路搶答器
8.4 數字跑表
8.5 交通燈控制系統
8.6 以2遞增的變模計數器
8.7 定時(shí)器的Verilog編程實(shí)現
8.8 ATM信元的接收及空信元的檢測系統
8.9 點(diǎn)陣漢字顯示系統
8.10 通過(guò)EPM240開(kāi)發(fā)板驗證的幾個(gè)時(shí)序電路
8.10.1 8個(gè)發(fā)光二極管按8位計數器規律循環(huán)顯示
8.10.2 第1個(gè)數碼管動(dòng)態(tài)顯示0～7
8.10.3 4個(gè)數碼管顯示3210
8.10.4 一段音樂(lè )演奏程序設計
思考與習題

第9章 EDA開(kāi)發(fā)軟件
9.1 Xilinx公司的EDA開(kāi)發(fā)軟件
9.1.1 Xilinx ISE Design Suite 13
9.1.2 Xilinx ISEl3應用舉例
9.2 Lattice公司的EDA開(kāi)發(fā)軟件
9.2.1 ispDesignEXPERT應用
9.2.2 ispDesignEXPERT應用舉例
9.2.3 ispLEVER Classic應用
9.2.4 ispLEVER Classic應用實(shí)例
9.2.5 Lattice Diamond簡(jiǎn)介
9.3 Altera公司的EDA開(kāi)發(fā)軟件
9.3.1 Quartus II簡(jiǎn)介
9.3.2  Quartus II 9.0基本操作應用
9.4 EDA開(kāi)發(fā)軟件和Modelsim的區別
思考與習題

附錄1 Verilog關(guān)鍵字
附錄2 Nexys3 Digilent技術(shù)支持
附錄3 Nexys3開(kāi)發(fā)板
附錄4 EPM240T1 00C5開(kāi)發(fā)板

參考文獻