EDA技術(shù)與Verilog HDL（第3版）/高等院校電子信息科學(xué)與工程規劃教材簡(jiǎn)介，目錄書(shū)摘

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本書(shū)使讀者能迅速了解并掌握EDA 技術(shù)的基本理論和工程開(kāi)發(fā)實(shí)用技術(shù)，為后續的深入學(xué)習和發(fā)展打下堅實(shí)的理論與實(shí)踐基礎。筆者依據高校課堂教學(xué)和實(shí)驗操作的規律與要求，并以提高學(xué)生的實(shí)際工程設計能力和自主創(chuàng )新能力為目的，合理編排全書(shū)內容。書(shū)中列舉的Verilog HDL 示例都經(jīng)編譯通過(guò)或經(jīng)硬件測試通過(guò)。
　　本書(shū)主要面向高等院校本、專(zhuān)科的EDA 技術(shù)和Verilog HDL 語(yǔ)言基礎課，同時(shí)也可作為電子設計競賽、FPGA 開(kāi)發(fā)應用的自學(xué)參考書(shū)。與此教材配套的還有 CAI 教學(xué)課件、實(shí)驗指導課件、實(shí)驗源程序和實(shí)驗設計項目相關(guān)的詳細技術(shù)資料等，讀者都可免費索取。

內容簡(jiǎn)介:　　本書(shū)系統地介紹了EDA 技術(shù)和Verilog HDL 硬件描述語(yǔ)言，將Verilog HDL 的基礎知識、編程技巧和實(shí)用方法與實(shí)際工程開(kāi)發(fā)技術(shù)在Quartus II 上很好地結合起來(lái)，使讀者通過(guò)本書(shū)的學(xué)習能迅速了解并掌握EDA 技術(shù)的基本理論和工程開(kāi)發(fā)實(shí)用技術(shù)，為后續的深入學(xué)習和發(fā)展打下堅實(shí)的理論與實(shí)踐基礎。
　　筆者依據高校課堂教學(xué)和實(shí)驗操作的規律與要求，并以提高學(xué)生的實(shí)際工程設計能力和自主創(chuàng )新能力為目的，合理編排全書(shū)內容。全書(shū)共分為7 個(gè)部分：EDA 技術(shù)的概述、Verilog HDL 語(yǔ)法知識及其實(shí)用技術(shù)、Quartus II 及LPM 宏模塊的詳細使用方法、有限狀態(tài)機設計技術(shù)、16 位實(shí)用CPU 設計技術(shù)及創(chuàng )新實(shí)踐項目、基于ModelSim 的Test Bench 仿真技術(shù)，以及基于MATLAB 和DSP Builder 平臺的EDA 設計技術(shù)及大量實(shí)用系統設計示例。除個(gè)別章節外，大多數章節都安排了相應的習題和大量針對性強的實(shí)驗與設計項目。書(shū)中列舉的Verilog HDL 示例都經(jīng)編譯通過(guò)或經(jīng)硬件測試通過(guò)。
　　本書(shū)主要面向高等院校本、專(zhuān)科的EDA 技術(shù)和Verilog HDL 語(yǔ)言基礎課，推薦作為電子工程、通信、工業(yè)自動(dòng)化、計算機應用技術(shù)、電子對抗、儀器儀表、數字信號或圖像處理等學(xué)科專(zhuān)業(yè)和相關(guān)實(shí)驗指導課的教材用書(shū)或主要參考書(shū)，同時(shí)也可作為電子設計競賽、FPGA 開(kāi)發(fā)應用的自學(xué)參考書(shū)。與此教材配套的還有 CAI 教學(xué)課件、實(shí)驗指導課件、實(shí)驗源程序和實(shí)驗設計項目相關(guān)的詳細技術(shù)資料等，讀者都可免費索取。

目錄:第 1 章概述 1
1.1 EDA 技術(shù)  1
1.2 EDA 技術(shù)應用對象  2
1.3 常用的硬件描述語(yǔ)言  4
1.4 EDA 技術(shù)的優(yōu)勢  6
1.5 面向FPGA 和CPLD 的開(kāi)發(fā)流程  7
1.5.1 設計輸入  7
1.5.2 綜合  8
1.5.3 適配（布線(xiàn)布局）  10
1.5.4 仿真  10
1.5.5 RTL 描述  11
1.6 可編程邏輯器件  11
1.6.1 PLD 的分類(lèi)  11
1.6.2 PROM 可編程原理  12
1.6.3 GAL  14
1.7 CPLD 的結構與可編程原理  16
1.8 FPGA 的結構與工作原理  18
1.8.1 查找表邏輯結構  18
1.8.2 Cyclone 4E 系列器件的結構原理  19
1.8.3 內嵌Flash 的FPGA 器件  22
1.9 硬件測試技術(shù)  22
1.9.1 內部邏輯測試  22
1.9.2 JTAG 邊界掃描測試 23
1.10 編程與配置  23
1.11 Quartus II  25
1.12 IP 核  26
1.13 EDA 的發(fā)展趨勢  27
習題  28
第2 章程序結構與數據類(lèi)型 29
2.1 Verilog 程序結構  29
2.1.1 Verilog 模塊的表達方式  30 2.1.2 Verilog 模塊的端口信號名和端口模式  30
2.1.3 Verilog 信號類(lèi)型定義  31
2.1.4 Verilog 模塊功能描述  32
2.2 Verilog 的數據類(lèi)型  32
2.2.1 net 網(wǎng)線(xiàn)類(lèi)型  33
2.2.2 wire 網(wǎng)線(xiàn)型變量的定義方法  33
2.2.3 register 寄存器類(lèi)型  34
2.2.4 reg 寄存器型變量的定義方法  34
2.2.5 integer 類(lèi)型變量的定義方法  35
2.2.6 存儲器類(lèi)型  35
2.3 Verilog 文字規則  37
2.3.1 Verilog 的4 種邏輯狀態(tài)  37
2.3.2 Verilog 的數字表達形式  37
2.3.3 數據類(lèi)型表示方式  38
2.3.4 常量 . 38
2.3.5 標識符、關(guān)鍵詞及其他文字規則 . 40
2.3.6 參數定義關(guān)鍵詞parameter 和localparam 的用法  41
習題  42
第3 章行為語(yǔ)句  43
3.1 過(guò)程語(yǔ)句  43
3.1.1 always 語(yǔ)句  43
3.1.2 always 語(yǔ)句在D 觸發(fā)器設計中的應用  45
3.1.3 多過(guò)程應用與異步時(shí)序電路設計  45
3.1.4 簡(jiǎn)單加法計數器的Verilog 表述  46
3.1.5 initial 語(yǔ)句  47
3.2 塊語(yǔ)句  49
3.3 case 條件語(yǔ)句  49
3.4 if 條件語(yǔ)句  51
3.4.1 if 語(yǔ)句的一般表述形式  51
3.4.2 基于if 語(yǔ)句的組合電路設計  52
3.4.3 基于if 語(yǔ)句的時(shí)序電路設計  53
3.4.4 含異步復位和時(shí)鐘使能的D 觸發(fā)器的設計  55
3.4.5 含同步復位控制的D 觸發(fā)器的設計  56
3.4.6 含清零控制的鎖存器的設計  57
3.4.7 時(shí)鐘過(guò)程表述的特點(diǎn)和規律  58
3.4.8 實(shí)用加法計數器設計  59
3.4.9 含同步預置功能的移位寄存器設計  61 3.4.10 關(guān)注if 語(yǔ)句中的條件指示  62
3.5 過(guò)程賦值語(yǔ)句  63
3.6 循環(huán)語(yǔ)句  64
3.6.1 for 語(yǔ)句  64
3.6.2 while 語(yǔ)句  65
3.6.3 repeat 語(yǔ)句  66
3.6.4 forever 語(yǔ)句  67
3.7 任務(wù)與函數語(yǔ)句  67
習題  69
第4 章 FPGA 硬件實(shí)現  71
4.1 代碼編輯輸入和系統編譯  71
4.1.1 編輯和輸入設計文件  71
4.1.2 創(chuàng )建工程  72
4.1.3 約束項目設置  73
4.1.4 全程綜合與編譯  75
4.1.5 RTL 圖觀(guān)察器應用  76
4.2 時(shí)序仿真測試  77
4.3 硬件測試  80
4.3.1 引腳鎖定  80
4.3.2 編譯文件下載  82
4.3.3 通過(guò)JTAG 口對配置芯片進(jìn)行間接編程  83
4.3.4 USB-Blaster 驅動(dòng)程序安裝方法  84
4.4 電路原理圖設計流程  85
4.4.1 設計一個(gè)半加器  85
4.4.2 完成全加器頂層設計  87
4.4.3 對全加器進(jìn)行時(shí)序仿真和硬件測試  87
4.5 利用屬性表述實(shí)現引腳鎖定  88
4.6 SignalTap II 的用法  90
4.7 編輯SignalTap II 的觸發(fā)信號  95
4.8 安裝Quartus II 13.1 說(shuō)明  95
習題  100
實(shí)驗與設計  100
實(shí)驗4-1 多路選擇器設計實(shí)驗  100
實(shí)驗4-2 十六進(jìn)制7 段數碼顯示譯碼器設計  101
實(shí)驗4-3 8 位硬件乘法器設計實(shí)驗  102
實(shí)驗4-4 應用宏模塊設計數字頻率計  103
實(shí)驗4-5 計數器設計實(shí)驗 . 107實(shí)驗4-6 數碼掃描顯示電路設計  107
實(shí)驗4-7 半整數與奇數分頻器設計  108
第5 章運算符與結構描述語(yǔ)句  110
5.1 運算操作符  110
5.1.1 按位邏輯操作符  110
5.1.2 邏輯運算操作符  111
5.1.3 算術(shù)運算操作符  111
5.1.4 關(guān)系運算操作符  112
5.1.5 BCD 碼加法器設計示例  113
5.1.6 縮位操作符  114
5.1.7 并位操作符  114
5.1.8 移位操作符用法  115
5.1.9 移位操作符用法示例  115
5.1.10 條件操作符  116
5.2 連續賦值語(yǔ)句  117
5.3 例化語(yǔ)句  118
5.3.1 半加器設計  118
5.3.2 全加器設計  119
5.3.3 Verilog 例化語(yǔ)句及其用法  119
5.4 參數傳遞語(yǔ)句應用  121
5.5 用庫元件實(shí)現結構描述  122
5.6 編譯指示語(yǔ)句  124
5.6.1 宏定義命令語(yǔ)句  124
5.6.2 文件包含語(yǔ)句 'include  125
5.6.3 條件編譯命令語(yǔ)句'ifdef、'else、'endif  125
5.7 keep 屬性應用  126
5.8 SignalProbe 使用方法  128
習題  130
實(shí)驗與設計  131
實(shí)驗5-1 高速硬件除法器設計實(shí)驗  131
實(shí)驗5-2 不同類(lèi)型的移位寄存器設計實(shí)驗  132
實(shí)驗5-3 基于Verilog 代碼的頻率計設計  132
實(shí)驗5-4 8 位加法器設計實(shí)驗  133
實(shí)驗5-5 VGA 彩條信號顯示控制電路設計  134
第6 章 LPM宏模塊用法 138
6.1 調用計數器宏