EDA技術(shù)與Verilog設計（第2版）簡(jiǎn)介，目錄書(shū)摘

? 教輔配套齊全，便于教學(xué)提供電子課件、實(shí)驗與設計和部分程序代碼。? 注重基礎 內容包括EDA技術(shù)概述、FPGA/CPLD器件基礎和Verilog數字系統設計，以Quartus Prime、Synplify Pro、ModelSim典型軟件為平臺，以可綜合的設計為重點(diǎn)，所有實(shí)例均經(jīng)過(guò)綜合工具或仿真工具的驗證，并可移植到不同的實(shí)驗平臺。? 貫穿設計思想以FPGA器件、EDA設計工具、Verilog硬件描述語(yǔ)言三方面為主線(xiàn)展開(kāi)，貫穿現代數字設計的新思想、新方法。? 案例豐富，便于實(shí)施基于實(shí)例或情景導向的教學(xué)模式提供近30個(gè)實(shí)驗與設計項目和典型實(shí)例，數字設計實(shí)例均通過(guò)驗證和優(yōu)選，便于實(shí)施基于實(shí)例或基于情景導向的教學(xué)模式。                                           

本書(shū)與“十二五”普通高等教育本科國家級規劃教材、普通高等教育“十一五”國家級規劃教材《EDA技術(shù)與VHDL設計（第2版）》（25178）為姊妹篇。本書(shū)根據教學(xué)和實(shí)驗基本要求，以提高動(dòng)手實(shí)踐能力和工程設計能力為目的，對EDA技術(shù)和FPGA設計的相關(guān)知識進(jìn)行系統、完整的介紹。全書(shū)共10章，主要內容包括：EDA技術(shù)概述，FPGA/CPLD器件概述，Quartus Prime集成開(kāi)發(fā)工具，Verilog語(yǔ)法與要素，Verilog語(yǔ)句語(yǔ)法，Verilog設計進(jìn)階，Verilog常用外設驅動(dòng)，有限狀態(tài)機設計，Verilog Test Bench仿真，Verilog設計與應用等。本書(shū)提供配套電子課件、實(shí)驗與設計和部分程序代碼。    本書(shū)可作為高等學(xué)校電子、通信、雷達、計算機應用、工業(yè)自動(dòng)化、儀器儀表、信號與信息處理等學(xué)科本科生、研究生的EDA技術(shù)或數字系統設計課程的教材和實(shí)驗指導書(shū)，也可作為相關(guān)行業(yè)領(lǐng)域工程開(kāi)發(fā)者的重要參考資料。

王金明，男，1972年5月出生，博士，現為解放軍陸軍工程大學(xué)副教授、碩士生導師。曾獲軍隊科技進(jìn)步一等獎1項（排名第3），軍隊科技進(jìn)步二等獎3項，軍隊科技進(jìn)步三等獎5項，獲軍隊級教學(xué)成果二等獎1項；獲國家發(fā)明專(zhuān)利授權3項，獲軟件著(zhù)作授權1項；發(fā)表論文80余篇，其中SCI、EI收錄30余篇；主編教材多部，并入選“十一五”國家級規劃教材和“十二五”國家級規劃教材；2013年獲軍隊院校育才獎銀獎；2014年由國家留學(xué)基金委資助，在美國威斯康星大學(xué)麥迪遜分校訪(fǎng)問(wèn)研究1年；指導本科生參加全國大學(xué)生電子設計競賽，獲全國一等獎、二等獎多項。

目    錄

第1章  EDA技術(shù)概述 1
1．1  EDA技術(shù)及其發(fā)展 1
1．2  Top-down設計與IP核復用 3
1．2．1  Top-down設計 4
1．2．2  Bottom-up設計 5
1．2．3  IP復用技術(shù)與SoC 5
1．3  EDA設計的流程 6
1．3．1  設計輸入 7
1．3．2  綜合 8
1．3．3  布局布線(xiàn) 8
1．3．4  仿真 9
1．3．5  編程配置 9
1．4  常用的EDA工具軟件 9
1．5  EDA技術(shù)的發(fā)展趨勢 13
習題1 14
第2章  FPGA/CPLD器件概述 15
2．1  PLD器件 15
2．1．1  PLD器件的發(fā)展歷程 15
2．1．2  PLD器件的分類(lèi) 15
2．2  PLD的基本原理與結構 18
2．2．1  PLD器件的基本結構 18
2．2．2  PLD電路的表示方法 18
2．3  低密度PLD的原理與結構 20
2．4  CPLD的原理與結構 24
2．4．1  宏單元結構 24
2．4．2  典型CPLD的結構 25
2．5  FPGA的原理與結構 28
2．5．1  查找表結構 28
2．5．2  典型FPGA的結構 30
2．5．3  Altera的Cyclone IV器件結構 33
2．6  FPGA/CPLD的編程元件 36
2．7  邊界掃描測試技術(shù) 40
2．8  FPGA/CPLD的編程與配置 41
2．8．1  在系統可編程 41
2．8．2  FPGA器件的配置 43
2．8．3  Cyclone IV器件的編程 43
2．9  FPGA/CPLD器件概述 46
2．10  FPGA/CPLD的發(fā)展趨勢 49
習題2 50
第3章  Quartus Prime集成開(kāi)發(fā)工具 51
3．1  Quartus Prime原理圖設計 52
3．1．1  半加器原理圖設計輸入 52
3．1．2  1位全加器設計輸入 57
3．1．3  1位全加器的編譯 58
3．1．4  1位全加器的仿真 60
3．1．5  1位全加器的下載 64
3．2  基于IP核的設計 67
3．3  SignalTap II的使用方法 74
3．4  Quartus Prime的優(yōu)化設置與時(shí)序
分析 78
習題3 82
實(shí)驗與設計 84
第4章  Verilog語(yǔ)法與要素 92
4．1  Verilog的歷史 92
4．2  Verilog模塊的結構 93
4．3  Verilog語(yǔ)言要素 96
4．4  常量 98
4．4．1  整數 98
4．4．2  實(shí)數 99
4．4．3  字符串 100
4．5  數據類(lèi)型 101
4．5．1  net型 102
4．5．2  variable型 103
4．6  參數 104
4．6．1  參數parameter 104
4．6．2  Verilog―2001中的參數聲明 105
4．6．3  參數的傳遞 106
4．6．4  localparam 106
4．7  向量 107
4．8  運算符 109
習題4 114
實(shí)驗與設計 114
第5章  Verilog語(yǔ)句語(yǔ)法 118
5．1  過(guò)程語(yǔ)句 118
5．1．1  always過(guò)程語(yǔ)句 119
5．1．2  initial過(guò)程語(yǔ)句 122
5．2  塊語(yǔ)句 123
5．2．1  串行塊begin-end 123
5．2．2  并行塊fork-join 124
5．3  賦值語(yǔ)句 125
5．3．1  持續賦值與過(guò)程賦值 125
5．3．2  阻塞賦值與非阻塞賦值 126
5．4  條件語(yǔ)句 128
5．4．1  if-else語(yǔ)句 128
5．4．2  case語(yǔ)句 129
5．5  循環(huán)語(yǔ)句 134
5．5．1  for語(yǔ)句 134
5．5．2  repeat、while、forever語(yǔ)句 135
5．6  編譯指示語(yǔ)句 137
5．7  任務(wù)與函數 139
5．7．1  任務(wù)（task） 139
5．7．2  函數（function） 141
5．8  順序執行與并發(fā)執行 144
5．9  Verilog―2001語(yǔ)言標準 145
習題5 154
實(shí)驗與設計 155
第6章  Verilog設計進(jìn)階 161
6．1  Verilog設計的層次 161
6．2  門(mén)級結構描述 161
6．2．1  Verilog門(mén)元件 162
6．2．2  門(mén)級結構描述 165
6．3  行為描述 165
6．4  數據流描述 166
6．5  不同描述風(fēng)格的設計 168
6．5．1  半加器設計 168
6．5．2  1位全加器設計 169
6．5．3  加法器的級連 170
6．6  多層次結構電路的設計 171
6．6．1  模塊例化 172
6．6．2  用parameter進(jìn)行參數傳遞 174
6．6．3  用defparam進(jìn)行參數重載 176
6．7  常用組合邏輯電路設計 176
6．7．1  門(mén)電路 176
6．7．2  編譯碼器 177
6．8  常用時(shí)序邏輯電路設計 179
6．8．1  觸發(fā)器 179
6．8．2  鎖存器與寄存器 180
6．8．3  計數器與串并轉換器 182
6．8．4  簡(jiǎn)易微處理器 182
6．9  三態(tài)邏輯設計 184
習題6 186
實(shí)驗與設計 186
第7章  Verilog常用外設驅動(dòng) 190
7．1  4×4矩陣鍵盤(pán) 190
7．2  標準PS/2鍵盤(pán) 192
7．3  字符液晶 198
7．4  漢字圖形點(diǎn)陣液晶 204
7．5  VGA顯示器 209
7．5．1  VGA顯示原理與時(shí)序 209
7．5．2  VGA彩條信號發(fā)生器 213
7．5．3  VGA圖像顯示與控制 215
7．6  樂(lè )曲演奏電路 221
習題7 226
實(shí)驗與設計 227
第8章  有限狀態(tài)機設計 236
8．1  有限狀態(tài)機 236
8．2  有限狀態(tài)機的Verilog描述 238
8．2．1  用三個(gè)過(guò)程描述 239
8．2．2  用兩個(gè)過(guò)程描述 240
8．2．3  單過(guò)程描述 241
8．3  狀態(tài)編碼 242
8．3．1  常用的編碼方式 242
8．3．2  狀態(tài)編碼的定義 244
8．3．3  用屬性指定狀態(tài)編碼方式 248
8．4  有限狀態(tài)機設計要點(diǎn) 248
8．4．1  復位和起始狀態(tài)的選擇 249
8．4．2  多余狀態(tài)的處理 249
習題8 250
實(shí)驗與設計 251
第9章  Verilog Test Bench仿真 254
9．1  系統任務(wù)與系統函數 254
9．2  用戶(hù)自定義元件 258
9．2．1  組合電路UDP元件 259
9．2．2  時(shí)序邏輯UDP元件 260
9．3  延時(shí)模型的表示 262
9．3．1  時(shí)間標尺定義`timescale 262
9．3．2  延時(shí)的表示與延時(shí)說(shuō)明塊 263
9．4  Test Bench測試平臺 264
9．5  組合電路和時(shí)序電路的仿真 267
9．5．1  組合電路的仿真 267
9．5．2  時(shí)序電路的仿真 269
習題9 270
實(shí)驗與設計 270
第10章  Verilog設計與應用 280
10．1  數字頻率測量 280
10．1．1  數字過(guò)零檢測 280
10．1．2  等精度頻率測量 282
10．1．3  數字頻率測量系統頂層設計 283
10．1．4  仿真驗證 285
10．2  可重構IIR濾波器 287
10．2．1  FPGA的動(dòng)態(tài)重構 287
10．2．2  IIR濾波器的原理 288
10．2．3  可重構IIR濾波器的設計 289
10．2．4  頂層設計源代碼 298
10．2．5  可重構IIR濾波器仿真 298
10．3  QPSK調制器的FPGA實(shí)現 301
10．3．1  QPSK調制原理 301
10．3．2  QPSK調制器的設計實(shí)現 302
10．3．3  QPSK調制器的仿真 311
10．4  卷積碼產(chǎn)生器 312
10．4．1  卷積碼原理 312
10．4．2  卷積碼編碼器實(shí)現 313
10．4．3  卷積碼編碼器仿真驗證 315
10．5  小型神經(jīng)網(wǎng)絡(luò ) 316
10．5．1  基本原理 316
10．5．2  設計實(shí)現 317
10．5．3  仿真驗證 319
10．6   數字AGC 320
10．6．1  數字AGC技術(shù)的原理和設計
思想 320
10．6．2  數字AGC的實(shí)現 321
10．7  信號音發(fā)生器 328
10．7．1  線(xiàn)性碼、A律碼轉換原理 328
10．7．2  信號音發(fā)生器的Verilog
實(shí)現 331
習題11 334
實(shí)驗與設計 335
附錄  DE2-115介紹 339
參考文獻 341