高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規劃教材：Verilog程序設計與EDA簡(jiǎn)介，目錄書(shū)摘
2019-10-30 10:08
來(lái)源：京東
作者：京東
高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規劃教材：Verilog程序設計與EDA
暫無(wú)報價(jià)
10+評論
100%好評
編輯推薦: 《高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規劃教材：Verilog程序設計與EDA》從初學(xué)者的角度出發(fā)，循序漸進(jìn)地介紹了Verilog HDL程序設計與EDA應用，將基本概念、難點(diǎn)疑點(diǎn)分散到各章、各節，甚至貫穿于例題、實(shí)例的注釋中，以便讀者輕松學(xué)習，逐步消化。本書(shū)相關(guān)內容來(lái)自教學(xué)與科研實(shí)踐，能使讀者快速掌握Verilog HDL語(yǔ)言的實(shí)質(zhì)，并能應用其設計實(shí)現各種現代數字電路與系統。
內容簡(jiǎn)介: 《高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)十二五規劃教材：Verilog程序設計與EDA》除緒論外共分9章，主 要內容包括：Verilog HDL的基本結構與描述方式、Verilo HDL 的基本要素、Verilog HDL的基本語(yǔ)句、組合電路設計、時(shí)序電路設計、仿 真測試程序設計、組 合電路設計實(shí)例、時(shí)序電路設計實(shí)例、EDA開(kāi)發(fā)軟件等。書(shū)中選用了相當數 量的例題、實(shí)例，便于讀者聯(lián)系實(shí)際，舉一反三，學(xué)習運用。本書(shū)可作為高等學(xué)校通信、電子工程、自動(dòng)控制、工業(yè)自動(dòng)化、檢測技術(shù)及電子技術(shù)應用 等相關(guān)電類(lèi)專(zhuān)業(yè)本科和專(zhuān)科生Verilog HDL、EDA課程的教材和教學(xué)參考書(shū)，也可作為相關(guān)工 程技術(shù)人員的學(xué)習參考書(shū)。
作者簡(jiǎn)介:
目錄:緒論
0.1 關(guān)于VerilogHDL
0.2 關(guān)于EDA
第1章 VerilogHDL的基本結構與描述方式
1.1 基本結構
1.2 描述方式
思考與習題
第2章 VerilogHDL的基本要素
2.1 標識符（identifier）
2.2 格式與注釋
2.3 數據
2.4 數據類(lèi)型
2.5 操作符
2.6 系統函數和系統任務(wù)
2.7 編譯預處理指令
思考與習題
第3章 VerilogHDL的基本語(yǔ)句
3.1 賦值語(yǔ)句
3.2 塊語(yǔ)句
3.3 條件語(yǔ)句
3.4 循環(huán)語(yǔ)句
3.5 結構說(shuō)明語(yǔ)句
3.6 行為描述語(yǔ)句
3.7 內置門(mén)語(yǔ)句
3.8 內置開(kāi)關(guān)語(yǔ)句
3.9 用戶(hù)定義原語(yǔ)UDP
3.10 force強迫賦值語(yǔ)句
3.11 specify延遲說(shuō)明塊
3.12 關(guān)于verilog-2001新增的一些特性
3.13 關(guān)于Verilog-2005
思考與習題
第4章 組合電路設計
4.1 簡(jiǎn)單組臺電路設計
4.2 復雜組合電路設計
思考與習題
第5章 時(shí)序電路設計
5.1 簡(jiǎn)單時(shí)序電路設計
5.2 復雜時(shí)序電路設計
思考與習題
第6章 仿真測試程序設計
6.1 用VerilogHDL設計仿真測試程序
6.2 用ABEL-HDL設計仿真測試向量
思考與習題
第7章 組合電路設計實(shí)例
7.1 編碼器
7.2 譯碼器
7.3 數據選擇器
7.4 數據分配器
7.5 數值比較器
思考與習題
第8章 時(shí)序電路設計實(shí)例
8.1 序列檢測器
8.2 脈沖分配器
8.3 8路搶答器
8.4 數字跑表
8.5 交通燈控制系統
8.6 以2遞增的變模計數器
8.7 定時(shí)器的Verilog編程實(shí)現
8.8 ATM信元的接收及空信元的檢測系統
8.9 點(diǎn)陣漢字顯示系統
思考與習題
第9章 EDA開(kāi)發(fā)軟件
9.1 Xilinx公司的EDA開(kāi)發(fā)軟件
9.2 Lattice公司的EDA開(kāi)發(fā)軟件
思考與習題
附錄1 Verilog關(guān)鍵字
附錄2 Nexys3DDigilent技術(shù)支持
附錄3 Nexys3開(kāi)發(fā)板
參考文獻
0.1 關(guān)于VerilogHDL
0.2 關(guān)于EDA
第1章 VerilogHDL的基本結構與描述方式
1.1 基本結構
1.2 描述方式
思考與習題
第2章 VerilogHDL的基本要素
2.1 標識符（identifier）
2.2 格式與注釋
2.3 數據
2.4 數據類(lèi)型
2.5 操作符
2.6 系統函數和系統任務(wù)
2.7 編譯預處理指令
思考與習題
第3章 VerilogHDL的基本語(yǔ)句
3.1 賦值語(yǔ)句
3.2 塊語(yǔ)句
3.3 條件語(yǔ)句
3.4 循環(huán)語(yǔ)句
3.5 結構說(shuō)明語(yǔ)句
3.6 行為描述語(yǔ)句
3.7 內置門(mén)語(yǔ)句
3.8 內置開(kāi)關(guān)語(yǔ)句
3.9 用戶(hù)定義原語(yǔ)UDP
3.10 force強迫賦值語(yǔ)句
3.11 specify延遲說(shuō)明塊
3.12 關(guān)于verilog-2001新增的一些特性
3.13 關(guān)于Verilog-2005
思考與習題
第4章 組合電路設計
4.1 簡(jiǎn)單組臺電路設計
4.2 復雜組合電路設計
思考與習題
第5章 時(shí)序電路設計
5.1 簡(jiǎn)單時(shí)序電路設計
5.2 復雜時(shí)序電路設計
思考與習題
第6章 仿真測試程序設計
6.1 用VerilogHDL設計仿真測試程序
6.2 用ABEL-HDL設計仿真測試向量
思考與習題
第7章 組合電路設計實(shí)例
7.1 編碼器
7.2 譯碼器
7.3 數據選擇器
7.4 數據分配器
7.5 數值比較器
思考與習題
第8章 時(shí)序電路設計實(shí)例
8.1 序列檢測器
8.2 脈沖分配器
8.3 8路搶答器
8.4 數字跑表
8.5 交通燈控制系統
8.6 以2遞增的變模計數器
8.7 定時(shí)器的Verilog編程實(shí)現
8.8 ATM信元的接收及空信元的檢測系統
8.9 點(diǎn)陣漢字顯示系統
思考與習題
第9章 EDA開(kāi)發(fā)軟件
9.1 Xilinx公司的EDA開(kāi)發(fā)軟件
9.2 Lattice公司的EDA開(kāi)發(fā)軟件
思考與習題
附錄1 Verilog關(guān)鍵字
附錄2 Nexys3DDigilent技術(shù)支持
附錄3 Nexys3開(kāi)發(fā)板
參考文獻
京公網(wǎng)安備 11000002000088號
