集成電路項目化版圖設計/工業(yè)和信息產(chǎn)業(yè)職業(yè)教育教學(xué)指導委員會(huì )“十二五”規劃教材簡(jiǎn)介，目錄書(shū)摘

內容簡(jiǎn)介:　　《集成電路項目化版圖設計/工業(yè)和信息產(chǎn)業(yè)職業(yè)教育教學(xué)指導委員會(huì )“十二五”規劃教材》以一個(gè)目前集成電路行業(yè)內比較熱門(mén)的典型數?；旌想娐贰娙菔接|摸按鍵檢測電路（項目編號D503）為例，首先介紹基于ChipLogic設計系統的邏輯提取的詳細過(guò)程和其中的經(jīng)驗分享；接著(zhù)具體介紹D503項目的版圖設計方法、流程等，包括數字單元和模擬器件、數字和模擬模塊的版圖設計經(jīng)驗；最后基于Cadence設計系統對完成設計后的版圖數據進(jìn)行DRC和LVS的詳細驗證，從而完成該項目的完整版圖設計過(guò)程。
　　《集成電路項目化版圖設計/工業(yè)和信息產(chǎn)業(yè)職業(yè)教育教學(xué)指導委員會(huì )“十二五”規劃教材》以項目設計為導向，從項目設計的流程、項目設計完整的文檔管理等方面突出完成這些項目設計的過(guò)程中遇到的技術(shù)問(wèn)題、解決辦法，以及如何避免問(wèn)題等實(shí)用性?xún)热?，與廣大將要從事集成電路設計的學(xué)生和正在從事設計的工程師一起分享非常寶貴的項目版圖設計經(jīng)驗。

作者簡(jiǎn)介:　　 居水榮，1993年加入中國華晶電子集團公司中央研究所，1997年起就職于中國華晶電子集團公司MOS總廠(chǎng)設計所，2000年起任錫華晶矽科微電有限公司集成電路設計經(jīng)理；2002年1月起任江蘇省超大規模集成電路設計工程技術(shù)研究中心技術(shù)總監、南通大學(xué)兼職教授；2004年起任江南大學(xué)碩士生導師；2007年起任江蘇省科技咨詢(xún)專(zhuān)家；2011年起任錫杰電科技有限公司、錫芯源微電子有限公司高級技術(shù)顧問(wèn)，2012年起任錫派盟集成電路科技有限公司總經(jīng)理，2013年4月起就職于江蘇信息職業(yè)技術(shù)學(xué)院電子信息工程系。

目錄:第1章 D503項目的設計準備
1.1 ChipLogic系列軟件總體介紹
1.1.1 集成電路分析再設計流程
1.1.2 軟件組成
1.1.3 數據交互
1.2 硬件環(huán)境設置
1.2.1 硬件配置要求
1.2.2 硬件構架方案
1.3 軟件環(huán)境設置
1.3.1 操作系統配置要求
1.3.2 軟件安裝/卸載
1.3.3 軟件授權配置
1.3.4 服務(wù)器前臺運行和后臺運行
1.3.5 將服務(wù)器注冊為后臺服務(wù)
1.3.6 服務(wù)器管理
1.4 將D503芯片數據加載到服務(wù)器
1.4.1 芯片圖像數據和工程數據
1.4.2 加載芯片數據的步驟
1.4.3 D503項目的軟、硬件使用環(huán)境
練習題1

第2章 集成電路邏輯提取基礎
2.1 邏輯提取流程和D503項目簡(jiǎn)介
2.2 邏輯提取準備工作
2.2.1 運行數據服務(wù)器
2.2.2 運行邏輯提取軟件ChipAnalyzer
2.3 劃分工作區
2.3.1 工作區的兩種概念
2.3.2 D503項目工作區創(chuàng )建及設置
2.3.3 工作區的其他操作
2.4 以D503項目為例的邏輯提取工具主界面
2.4.1 工程面板
2.4.2 工程窗口
2.4.3 多層圖像面板
2.4.4 輸出窗口
2.4.5 軟件主界面的其他部分
練習題2

第3章 D503項目的邏輯提取
3.1 D503項目的單元提取
3.1.1 數字單元的提取
3.1.2 觸發(fā)器的提取流程
3.1.3 模擬器件的提取
3.2 D503項目的線(xiàn)網(wǎng)提取
3.2.1 線(xiàn)網(wǎng)提取的兩種方法
3.2.2 線(xiàn)網(wǎng)提取的各種操作
3.2.3 線(xiàn)網(wǎng)提取具體步驟
3.2.4 D503項目線(xiàn)網(wǎng)提取結果以及電源/地短路檢查修改方法
3.3 D503項目的單元引腳和線(xiàn)網(wǎng)的連接
3.3.1 單元引腳和線(xiàn)網(wǎng)連接的基本操作
3.3.2 單元引腳和線(xiàn)網(wǎng)連接其他操作
3.3.3 D503項目單元引腳和線(xiàn)網(wǎng)連接中遇到的問(wèn)題
3.3.4 芯片外部端口的添加操作
3.4 D503項目的電學(xué)設計規則檢查及網(wǎng)表對照
3.4.1 ERC檢查的執行
3.4.2 ERC檢查的類(lèi)型
3.4.3 ERC檢查的經(jīng)驗分享
3.4.4 D503項目的ERC錯誤舉例及修改提示
3.4.5 兩遍網(wǎng)表提取及網(wǎng)表對照（SVS）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動(dòng)
3.5.2 一個(gè)傳輸門(mén)邏輯圖及符號的輸入流程
3.5.3 D503項目的單元邏輯圖準備
3.6 D503項目的數據導入/導出
3.6.1 數據導入/導出基本內容
3.6.2 提圖數據與Cadence之間的交互
練習題3

第4章 集成電路版圖設計基礎
4.1 版圖設計流程
4.2 版圖設計工具使用基礎
4.2.1 版圖設計工具啟動(dòng)
4.2.2 D503項目版圖設計工具主界面
4.2.3 版圖設計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺單位的概念
4.3.2 在軟件內設置標尺單位
4.3.3 D503項目標尺單位與版圖修改
4.4 工作區管理
4.4.1 創(chuàng )建工作區
4.4.2 工作區參數設置
4.4.3 復制工作區
4.4.4 D503項目工作區轉換
4.5 版圖層次的設置
4.5.1 版圖層的命名規則
4.5.2 D503項目版圖層次定義的方法
練習題4

第5章 D503項目的版圖設計
5.1 數字單元和數字模塊的版圖設計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設計
5.1.4 D503項目的數字單元版圖設計
5.1.5 D503項目數字模塊總體版圖
5.2 模擬器件和模擬模塊的版圖設計
5.2.1 模擬器件的版圖設計
5.2.2 模擬模塊的版圖設計經(jīng)驗
5.2.3 D503項目模擬模塊的版圖
5.3 D503項目的總體版圖
5.4 版圖數據轉換
5.4.1 導入和導出的數據類(lèi)型
5.4.2 腳本文件的導入和導出
5.4.3 版圖層定義文件的導入/導出
5.4.4 GDSII數據的導入/導出
5.4.5 從Layeditor中導出D503項目版圖數據后讀入Cadence
5.5 D503項目版圖的優(yōu)化
5.5.1 特殊器件參數方面的修改
5.5.2 滿(mǎn)足工藝要求的修改
5.5.3 帶熔絲調節的振蕩器的設計
練習題5

第6章 D503項目的版圖驗證
6.1 Dracula及版圖驗證基礎
6.1.1 Dracula工具
6.1.2 版圖驗證過(guò)程簡(jiǎn)介
6.2 D503項目的DRC驗證
6.2.1 DRC基礎知識及驗證準備工作
6.2.2 D503項目的單元區的DRC驗證
6.2.3 D503項目的總體DRC驗證
6.3 D503項目的LVS驗證
6.3.1 LVS基礎知識及驗證流程
6.3.2 一個(gè)單元的LVS運行過(guò)程
6.3.3 多個(gè)單元同時(shí)做LVS的方法和流程
6.3.4 D503項目的總體LVS驗證
6.4 D503項目DRC和LVS經(jīng)驗總結
6.5 采用Dracula進(jìn)行兩遍邏輯的對照
6.6 D503項目的文檔目錄及管理
練習題6

附錄A ChipLogic邏輯提取快捷鍵
附錄B ChipLogic版圖設計快捷鍵
附錄C Cadence電路圖輸入快捷鍵