數字集成電路容錯設計簡(jiǎn)介，目錄書(shū)摘

內容簡(jiǎn)介:　　《數字集成電路容錯設計》主要內容涉及數字集成電路容錯設計的三個(gè)主要方面：容缺陷（和故障）、容參數偏差以及容軟錯誤；包括3s技術(shù)（自測試、自診斷、自修復）的基本原理。從嵌入式存儲、多核處理器和片上網(wǎng)絡(luò )三個(gè)方面論述了缺陷（故障）容忍方法；從參數偏差容忍的角度，論述了抗老化設計和參數偏差容忍設計方法；從處理器和片上網(wǎng)絡(luò )兩個(gè)層次論述了軟錯誤容忍方法；并以國產(chǎn)具有自？復功能的單核及多核處理器為例介紹了相關(guān)成果的應用?！稊底旨呻娐啡蒎e設計》的特點(diǎn)是兼具先進(jìn)性和實(shí)用性，系統性強，體系新穎。
　　《數字集成電路容錯設計》適合于從事集成電路（與系統）容錯設計方向學(xué)術(shù)研究，以及集成電路kda工具開(kāi)發(fā)和應用的科技人員參考；也可用作集成電路與半導體專(zhuān)業(yè)的高等院校教師、研究生和高年級本科生的教學(xué)參考書(shū)。

目錄:foreword
前言
第1章 緒論
1.1 數字集成系統容錯設計簡(jiǎn)介
1.1.1 數字集成電路設計的可靠性挑戰
1.1.2 數字集成電路的3s和3t可靠性設計框架
1.2 數字集成系統容錯設計的關(guān)鍵問(wèn)題
1.2.1 缺陷容忍
1.2.2 偏差容忍
1.2.3軟錯誤容忍
1.3 章節組織結構
參考文獻
第2章 嵌入式存儲器的容缺陷設計
2.1 嵌入式存儲器的容缺陷設計
2.1.1 缺陷與故障模型
2.1.2 嵌入式存儲器的自測試方法
2.1.3 嵌入式存儲器的自診斷方法
2.1.4 嵌入式存儲器的自修復方法
2.2 利用內容可尋址技術(shù)的嵌入式存儲器容缺陷設訓
2.2.1 相關(guān)研究工作
2.2.2冗余資源結構
2.2.3 自測試自診斷和自修復方法
2.2.4 實(shí)驗結果及其分析
2.3 小結
參考文獻
第3章 多核處理器的容缺陷設計
3.1 多核處理器的核級冗余
3.1.1 核級冗余與微體系結構級冗余
3.1.2 核級冗余的降級模式與冗余模式
3.1.3 冗余模式對多核處理器系統的影響
3.2 冗余模式下多核處理器的拓撲重構
3.2.1 拓撲重構的量化評估方法
3.2.2 二維mesh結構的重構問(wèn)題
3.2.3 問(wèn)題復雜度分析
3.3 多核處理器的拓撲重構優(yōu)化算法
3.3.1 最直接的?法——模擬退火
3.3.2 一種貪心算法——行波列借算法
3.3.3 行波列借制導的模擬退火算法
3.3.4算法性能分析
3.4 多核處理器的測試與故障診斷
3.5 小結
參考文獻
第4章 片上網(wǎng)絡(luò )路由器容錯設計
4.1 片上網(wǎng)絡(luò )路由器容錯設計概述
4.1.1 片上路由器容錯設計的關(guān)鍵問(wèn)題
4.1.2 典型容錯路由器結構
4.2 切片路由器
4.2.1 數據通路的切片復用
4.2.2 切片復用微體系結構
4.2.3 切片路由器的工作模式
4.2.4 路由器間的故障關(guān)聯(lián)
4.2.5 切片路由器擴?
4.3 切片路由器的性能開(kāi)銷(xiāo)分析
4.3.1 可靠性參數設計與分析
4.3.2 總體評估
4.4 片上網(wǎng)絡(luò )路由器的故障檢測和診斷方法
4.5 小結
參考文獻
第5章 片上網(wǎng)絡(luò )容錯路由
5.1 容錯路由算法分類(lèi)
5.2 死鎖避免方法
5.2.1 dally和seitz理論
5.2.2 duato理論
5.2.3 轉向模型
5.3 故障模型
5.3.1 凸區域模型
5.3.2 正交凸區域模型
5.4典型算法分析
5.4.1 boppana和chalasani算法
5.4.2 低成本可重構路由算法
5.5 小結
參考文獻
第6章 數字電路的復合故障診斷方法
6.1 復合故障診斷方法
6.1.1 掃描設計與故障模型
6.1.2 復合故障診斷方法
6.2 基于可診斷性螺旋掃描設計的故障診斷方法
6.2.1 可診斷性設計方法
6.2.2 基于螺旋掃描設計的故障診斷
6.2.3 實(shí)驗結果及其分析
6.3 基于確定性診斷向量生成的復合故障診斷方法
6.3.1 面向復合故障的掃描鏈故障診斷方法
6.3.2 面向復合故障的組合邏輯故障診斷方法
6.4 小結
參考文獻
第7章 處理芯片的抗老化設計
7.1 老化機理與?命期可靠性建模
7.1.1 兩類(lèi)老化機理簡(jiǎn)述
7.1.2 生命期可靠性建?！霸∨枨€(xiàn)”
7.2 老化的在線(xiàn)感知
7.2.1 老化感知原理
7.2.2 電路實(shí)現
7.3 老化容忍的微結構設計
7.3.1 基于冗余重構設計
7.3.2 基于電路狀態(tài)控制的設計
7.3.3 基于時(shí)序動(dòng)態(tài)優(yōu)化設計
7.4老化的預測
7.4.1 老化預測框架
7.4.2 識別關(guān)鍵路徑和關(guān)鍵門(mén)
7.4.3 最大電路老化預測模型
7.4.4 實(shí)驗結果及其分析
7.5 小結
參考文獻
第8章 多核處理器容參數偏差設計
8.1 參數偏差的分類(lèi)
8.1.1 工藝偏差
8.1.2 電壓波動(dòng)
8.1.3 溫度波動(dòng)
8.2 針對不同類(lèi)型參數偏差的優(yōu)化技術(shù)
8.2.1 工藝偏差的優(yōu)化
8.2.2 電壓波動(dòng)的優(yōu)化
8.2.3 溫度波動(dòng)的優(yōu)化
8.3 參數偏差的協(xié)同優(yōu)化技術(shù)
8.3.1 pvt偏差對時(shí)序偏差的影響
8.3.2 偏差強度的頻域分析
8.3.3 時(shí)域的解釋
8.4 tea方法的可行性分析
8.4.1 實(shí)現技術(shù)難點(diǎn)
8.4.2 已具備的基礎條件
8.5 實(shí)施方案
8.5.1 即時(shí)推測各個(gè)偏差分量強度
8.5.2 非顯式依賴(lài)v分量的即時(shí)遷移?策
8.5.3 即時(shí)偏差程度預測
8.5.4 硬件開(kāi)銷(xiāo)
8.6 方案有效性評估
8.6.1 處理器核的配置參數和工作負載
8.6.2 供電網(wǎng)絡(luò )模型
8.6.3 pvt偏差與電路時(shí)延的精確關(guān)系
8.6.4其他參數定義
8.6.5 評估指標
8.6.6 實(shí)驗結果及其分析
8.7 小結
參考文獻
第9章 處理器的容軟錯誤設計
9.1 冗余執行層次
9.1.1 數據級冗余執行
9.1.2指令級冗余執行
9.1.3線(xiàn)程級冗余執行
9.1.4 進(jìn)程級冗余執行
9.2 利用數據級冗余執行的軟錯誤檢測與恢復
9.2.1 數據級冗余執行的條件
9.2.2 數據級冗余執行的微結構設計
9.2.3 結合指令復制的軟錯誤檢測機制
9.2.4 基于檢查點(diǎn)的軟錯誤恢復技術(shù)
9.2.5 實(shí)驗結果及其分析
9.3 冗余線(xiàn)程的調度和分配
9.3.1 核間性能不對稱(chēng)的多核處理器上的線(xiàn)程冗余
9.3.2 冗余線(xiàn)程的調度算法
9.3.3算法性能分析
9.4 小結
參考文獻
第10章 片上網(wǎng)絡(luò )容軟錯誤通信方法
10.1 片上通信的差錯控制方法
10.1.1 基于檢錯糾錯的請求重傳機制
10.1.2 無(wú)重傳的隨機通信機制
10.2 數?包分級保護方法
10.2.1數據包分析
10.2.2 分級保護策略
10.2.3性能效率分析
10.3 帶有端到端反饋的容軟錯誤通信方法
10.3.1 一種帶反饋的隨機容錯路由算法
10.3.2 三種容軟錯誤通信算法比較
10.3.3 帶有端到端反饋容錯方法總結
10.4 小結
參考文獻
第11章 微體系結構級可靠性評估方法
11.1 微體系結構級可靠性評估方法
11.1.1 背景知識
11.1.2 體系結構脆弱因子計算
11.1.3 分析比較
11.2 體系結構脆弱因子離線(xiàn)評估
11.2.1 軟錯誤故障注?分析
11.2.2 故障注入流程
11.2.3 實(shí)驗結果及其分析
11.3 體系結構脆弱因子在線(xiàn)評估
11.3.1 整體框圖設計
11.3.2 體系結構脆弱因子在線(xiàn)計算
11.3.3 體系結構脆弱因子預測算法
11.3.4 實(shí)驗結果及其分析
11.4 間歇故障脆弱因子評估
11.4.1 研究背景及動(dòng)機
11.4.2 間歇故障脆弱因子計算方法
11.4.3 實(shí)驗結果及其分析
11.5 小結
參考文獻
第12章 處理器芯片的容錯設計實(shí)例
12.1 自修復處理器
12.1.1 自修復處理器設計背景及意義
12.1.2 自修復處理器芯片的結構設計
12.1.3 自修復處理器在wsn中的應用
12.2 godson-t眾核處理器容錯設計
12.2.1 godson-t體系結構
12.2.2 片上網(wǎng)絡(luò )和基準程序性能分析
12.3 小結
參考文獻
第13章 總結與展望
13.1 總結
13.2 展望
參考文獻
索引