《Verilog HDL數字集成電路設計原理與應用（第二版）》學(xué)習指導和實(shí)驗例程簡(jiǎn)介，目錄書(shū)摘
2019-10-31 11:13
來(lái)源：京東
作者：京東
《Verilog HDL數字集成電路設計原理與應用（第二版）》學(xué)習指導和實(shí)驗例程
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內容簡(jiǎn)介: 本書(shū)結合“十二五”普通高等教育本科國家級規劃教材《Verilog HDL 數字集成電路設計原理與應用(第二版)》(蔡覺(jué)平等，西安電子科技大學(xué)出版社，2016)，以習題和實(shí)驗例程的方式，對采用Verilog HDL的數字集成電路和FPGA設計方法進(jìn)行了介紹，同時(shí)對教材中的課后習題也一一給予了解答。書(shū)中實(shí)驗例程多，可綜合和測試針對性強，且大部分內容來(lái)源于工程案例，通過(guò)對理論教學(xué)的歸納和總結，進(jìn)一步加強了設計的可參考性，因此，本書(shū)主要用于Verilog HDL數字集成電路的實(shí)驗教學(xué)中。
本書(shū)可作為研究生和本科生的實(shí)驗教材，也可作為數字集成電路設計工程師的參考書(shū)。
本書(shū)可作為研究生和本科生的實(shí)驗教材，也可作為數字集成電路設計工程師的參考書(shū)。
作者簡(jiǎn)介:
目錄:第1章 Verilog HDL數字集成電路設計方法概述 1
1.1 數字集成電路的發(fā)展和設計方法的演變 1
1.2 硬件描述語(yǔ)言 1
1.3 Verilog HDL的發(fā)展和國際標準 2
1.4 Verilog HDL和VHDL 2
1.5 Verilog HDL在數字集成電路設計中的優(yōu)點(diǎn) 3
1.6 功能模塊的可重用性 3
1.7 IP核和知識產(chǎn)權保護 4
1.8 Verilog HDL在數字集成電路設計流程中的作用 4
教材思考題和習題解答 4
第2章 Verilog HDL基礎知識 7
2.1 Verilog HDL的語(yǔ)言要素 7
2.2 數據類(lèi)型 8
2.3 運算符 8
2.4 模塊 13
教材思考題和習題解答 14
第3章 Verilog HDL程序設計語(yǔ)句和描述方式 16
3.1 數據流建模 16
3.2 行為級建模 21
3.3 結構化建模 30
教材思考題和習題解答 37
第4章 Verilog HDL數字邏輯電路設計方法 43
4.1 Verilog HDL的設計思想和可綜合特性 43
4.2 組合電路的設計 50
4.2.1 數字加法器 50
4.2.2 數據比較器 50
4.2.3 數據選擇器 53
4.2.4 數字編碼器 54
4.2.5 數字譯碼器 56
4.2.6 奇偶校驗器 59
*4.2.7 其它類(lèi)型的組合電路 59
4.3 時(shí)序電路的設計 62
4.3.1 觸發(fā)器 62
4.3.2 計數器 64
4.3.3 移位寄存器 72
4.3.4 序列信號發(fā)生器 74
*4.3.5 分頻器 77
4.4 有限同步狀態(tài)機 80
教材思考題和習題解答 89
第5章 仿真驗證與Testbench編寫(xiě) 97
5.1 Verilog HDL電路仿真和驗證概述 97
5.2 Verilog HDL測試程序設計基礎 98
5.2.1 組合邏輯電路仿真環(huán)境 98
5.2.2 時(shí)序邏輯電路仿真環(huán)境 103
5.3 與仿真相關(guān)的系統任務(wù) 106
5.3.1 $display和$write 106
5.3.2 $monitor和$strobe 107
5.3.3 $time和 $realtime 109
5.3.4 $finish和 $stop 110
5.3.5 $readmemh和$readmemb 111
5.3.6 $random 112
5.4 信號時(shí)間賦值語(yǔ)句 114
5.4.1 時(shí)間延遲的描述形式 114
5.4.2 邊沿觸發(fā)事件控制 118
5.4.3 電平敏感事件控制 119
5.5 任務(wù)和函數 120
5.5.1 任務(wù)(task) 120
5.5.2 函數(function) 122
5.5.3 任務(wù)與函數的區別 123
5.6 典型測試向量的設計 126
5.6.1 變量初始化 126
5.6.2 數據信號測試向量的產(chǎn)生 126
5.6.3 時(shí)鐘信號測試向量的產(chǎn)生 127
5.6.4 總線(xiàn)信號測試向量的產(chǎn)生 129
5.7 用戶(hù)自定義元件模型 132
5.7.1 組合電路UDP元件 132
5.7.2 時(shí)序電路UDP元件 133
5.8 基本門(mén)級元件和模塊的延時(shí)建模 134
5.8.1 門(mén)級延時(shí)建模 134
5.8.2 模塊延時(shí)建模 135
5.8.3 與時(shí)序檢查相關(guān)的系統任務(wù) 137
5.9 編譯預處理語(yǔ)句 141
5.10 Verilog HDL測試方法簡(jiǎn)介 141
教材思考題和習題解答 141
第6章 Verilog HDL高級程序設計舉例 151
6.1 Verilog HDL典型電路設計 151
6.1.1 向量乘法器 151
6.1.2 除法器 152
6.1.3 相關(guān)器 155
6.1.4 鍵盤(pán)掃描程序 155
6.1.5 查找表矩陣運算 157
6.1.6 巴克碼相關(guān)器設計 158
6.1.7 數字頻率計 161
6.1.8 簡(jiǎn)易微處理器的設計 166
*6.2 FPGA與DSP外部拓展接口(XINTF)通信舉例 168
*6.3 FPGA從ADC采集數據舉例 181
*6.4 FPGA最大功耗測試 190
教材思考題和習題解答 191
第7章 仿真測試工具和綜合工具 219
教材思考題和習題解答 246
附錄 模擬試題 252
模擬試題(一) 252
模擬試題(二) 254
模擬試題(三) 257
模擬試題(四) 260
參考文獻 262
1.1 數字集成電路的發(fā)展和設計方法的演變 1
1.2 硬件描述語(yǔ)言 1
1.3 Verilog HDL的發(fā)展和國際標準 2
1.4 Verilog HDL和VHDL 2
1.5 Verilog HDL在數字集成電路設計中的優(yōu)點(diǎn) 3
1.6 功能模塊的可重用性 3
1.7 IP核和知識產(chǎn)權保護 4
1.8 Verilog HDL在數字集成電路設計流程中的作用 4
教材思考題和習題解答 4
第2章 Verilog HDL基礎知識 7
2.1 Verilog HDL的語(yǔ)言要素 7
2.2 數據類(lèi)型 8
2.3 運算符 8
2.4 模塊 13
教材思考題和習題解答 14
第3章 Verilog HDL程序設計語(yǔ)句和描述方式 16
3.1 數據流建模 16
3.2 行為級建模 21
3.3 結構化建模 30
教材思考題和習題解答 37
第4章 Verilog HDL數字邏輯電路設計方法 43
4.1 Verilog HDL的設計思想和可綜合特性 43
4.2 組合電路的設計 50
4.2.1 數字加法器 50
4.2.2 數據比較器 50
4.2.3 數據選擇器 53
4.2.4 數字編碼器 54
4.2.5 數字譯碼器 56
4.2.6 奇偶校驗器 59
*4.2.7 其它類(lèi)型的組合電路 59
4.3 時(shí)序電路的設計 62
4.3.1 觸發(fā)器 62
4.3.2 計數器 64
4.3.3 移位寄存器 72
4.3.4 序列信號發(fā)生器 74
*4.3.5 分頻器 77
4.4 有限同步狀態(tài)機 80
教材思考題和習題解答 89
第5章 仿真驗證與Testbench編寫(xiě) 97
5.1 Verilog HDL電路仿真和驗證概述 97
5.2 Verilog HDL測試程序設計基礎 98
5.2.1 組合邏輯電路仿真環(huán)境 98
5.2.2 時(shí)序邏輯電路仿真環(huán)境 103
5.3 與仿真相關(guān)的系統任務(wù) 106
5.3.1 $display和$write 106
5.3.2 $monitor和$strobe 107
5.3.3 $time和 $realtime 109
5.3.4 $finish和 $stop 110
5.3.5 $readmemh和$readmemb 111
5.3.6 $random 112
5.4 信號時(shí)間賦值語(yǔ)句 114
5.4.1 時(shí)間延遲的描述形式 114
5.4.2 邊沿觸發(fā)事件控制 118
5.4.3 電平敏感事件控制 119
5.5 任務(wù)和函數 120
5.5.1 任務(wù)(task) 120
5.5.2 函數(function) 122
5.5.3 任務(wù)與函數的區別 123
5.6 典型測試向量的設計 126
5.6.1 變量初始化 126
5.6.2 數據信號測試向量的產(chǎn)生 126
5.6.3 時(shí)鐘信號測試向量的產(chǎn)生 127
5.6.4 總線(xiàn)信號測試向量的產(chǎn)生 129
5.7 用戶(hù)自定義元件模型 132
5.7.1 組合電路UDP元件 132
5.7.2 時(shí)序電路UDP元件 133
5.8 基本門(mén)級元件和模塊的延時(shí)建模 134
5.8.1 門(mén)級延時(shí)建模 134
5.8.2 模塊延時(shí)建模 135
5.8.3 與時(shí)序檢查相關(guān)的系統任務(wù) 137
5.9 編譯預處理語(yǔ)句 141
5.10 Verilog HDL測試方法簡(jiǎn)介 141
教材思考題和習題解答 141
第6章 Verilog HDL高級程序設計舉例 151
6.1 Verilog HDL典型電路設計 151
6.1.1 向量乘法器 151
6.1.2 除法器 152
6.1.3 相關(guān)器 155
6.1.4 鍵盤(pán)掃描程序 155
6.1.5 查找表矩陣運算 157
6.1.6 巴克碼相關(guān)器設計 158
6.1.7 數字頻率計 161
6.1.8 簡(jiǎn)易微處理器的設計 166
*6.2 FPGA與DSP外部拓展接口(XINTF)通信舉例 168
*6.3 FPGA從ADC采集數據舉例 181
*6.4 FPGA最大功耗測試 190
教材思考題和習題解答 191
第7章 仿真測試工具和綜合工具 219
教材思考題和習題解答 246
附錄 模擬試題 252
模擬試題(一) 252
模擬試題(二) 254
模擬試題(三) 257
模擬試題(四) 260
參考文獻 262
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