EDA技術(shù)實(shí)用教程：Verilog HDL版（第6版）簡(jiǎn)介，目錄書(shū)摘
《EDA技術(shù)實(shí)用教程：Verilog HDL版（第6版）》根據課堂教學(xué)和實(shí)驗操作的要求，以提高實(shí)際工程設計能力為目的，深入淺出地對EDA技術(shù)、Verilog HDL硬件描述語(yǔ)言、FPGA開(kāi)發(fā)應用及相關(guān)知識做了系統和完整的介紹，使讀者通過(guò)《EDA技術(shù)實(shí)用教程：Verilog HDL版（第6版）》的學(xué)習并完成推薦的實(shí)驗，能初步了解和掌握EDA的基本內容及實(shí)用技術(shù)。
《EDA技術(shù)實(shí)用教程：Verilog HDL版（第6版）》包括EDA的基本知識、常用EDA工具的使用方法和目標器件的結構原理、以向導形式和實(shí)例為主的方法介紹的多種不同的設計輸入方法、對Verilog的設計優(yōu)化以及基于EDA技術(shù)的典型設計項目。各章都安排了習題或針對性較強的實(shí)驗與設計。書(shū)中列舉的大部分Verilog設計實(shí)例和實(shí)驗示例實(shí)現的EDA工具平臺是Quartus 11 13.1／16.1，硬件平臺是Cyclone 4E／LP系列FPGA，并在EDA實(shí)驗系統上通過(guò)了硬件測試。
《EDA技術(shù)實(shí)用教程：Verilog HDL版（第6版）》可作為高等院校電子工程、通信、工業(yè)自動(dòng)化、計算機應用技術(shù)、電子對抗、儀器儀表、數字信號或圖像處理等學(xué)科的本科生或研究生的電子設計、EDA技術(shù)課程和Verilog HDL硬件描述語(yǔ)言的教材及實(shí)驗指導書(shū)，同時(shí)也可作為相關(guān)專(zhuān)業(yè)技術(shù)人員的自學(xué)參考書(shū)。
1．1 EDA技術(shù)及其發(fā)展
1．2 EDA技術(shù)實(shí)現目標
1．3 硬件描述語(yǔ)言
1．4 HDL綜合
1．5 自頂向下的設計技術(shù)
1．6 EDA技術(shù)的優(yōu)勢
1．7 ：EDA設計流程
1．7．1 設計輸入（原理圖／HDL文本編輯）
1．7．2 綜合
1．7．3 適配
1．7．4 時(shí)序仿真與功能仿真、靜態(tài)時(shí)序分析
1．7．5 編程下載
1．7．6 硬件測試
1．8 ASIC及其設計流程
1．8．1 ASIC設計簡(jiǎn)介
1．8．2 ASIC設計一般流程簡(jiǎn)述
1．9 常用EDA工具
1．9．1 設計輸入編輯器
1．9．2 HDL綜合器
1．9．3 仿真器與時(shí)序分析器
1．9．4 適配器
1．9．5 下載器
1．10 Quartus概述
1．11 IP核
1．12 EDA技術(shù)發(fā)展趨勢管窺
習題
第2章 FPGA與CPLD的結構原理
2．1 PLD概述
2．1．1 PLD的發(fā)展歷程
2．1．2 PLD分類(lèi)
2．2 簡(jiǎn)單PLD結構原理
2．2．1 邏輯元件符號表示
2．2．2 PROM結構原理
2．2．3 PLA結構原理
2．2．4 PAL結構原理
2．2．5 GAL結構原理
2．3 CPLD的結構原理
2．4 FPGA的結構原理
2．4．1 查找表邏輯結構
2．4．2 Cyclone 4E／10LP系列器件的結構
2．4．3 Cyclone 10GX系列器件的結構
2．4．4 內嵌Flash的FPGA器件
2．5 硬件測試
2．5．1 內部邏輯測試
2．5．2 JTAG邊界掃描
2．6 PLD產(chǎn)品概述
2．6．1 Intel（原Altera）公司的PLD器件
2．6．2 Lattice公司的PLD器件
2．6．3 Xilinx公司的PLD器件
2．6．4 MicroChip（原MicroSemi）公司的PLD器件
2．6．5 Intel公司的FPGA配置方式與配置器件
2．6．6 國產(chǎn)FPGA器件
2．7 CPLD／FPGA的編程與配置
2．7．1 CPLD在系統編程
2．7．2 FPGA配置方式
2．7．3 FPGA專(zhuān)用配置器件
2．7．4 使用單片機配置FPGA
習題
第3章 組合電路的Verilog設計
3．1 半加器電路的Verilog描述
3．2 多路選擇器的Verilog描述
3．2．1 4選1多路選擇器及case語(yǔ)句表述方式
3．2．2 4選1多路選擇器及assign語(yǔ)句表述方式
3．2．3 4選l多路選擇器及條件賦值語(yǔ)句表述方式
3．2．4 4選l多路選擇器及條件語(yǔ)句表述方式
3．3 Verilog加法器設計
3．3．1 全加器設計及例化語(yǔ)句應用
3．3．2 8位加法器設計及算術(shù)操作符應用
3．3．3 算術(shù)運算操作符
3．3．4 BCD碼加法器設計
3．4 組合邏輯乘法器設計
3．4．1 參數定義關(guān)鍵詞parameter和localparam
3．4．2 整數型寄存器類(lèi)型定義
3．4．3 for語(yǔ)句用法
3．4．4 移位操作符及其用法
3．4．5 兩則乘法器設計示例
3．4．6 repeat語(yǔ)句用法
3．4．7 while語(yǔ)句用法
3．4．8 parameter的參數傳遞功能
3．5 RTL概念
習題
……
第4章 時(shí)序仿真與硬件實(shí)現
第5章 時(shí)序電路的Verilog設計
第6章 宏功能模塊應用及相關(guān)語(yǔ)法
第7章 MCU與FPGA片上系統開(kāi)發(fā)
第8章 Verilog HDL深入
第9章 Verilog Test Bench仿真與時(shí)序分析
第10章 Verilog狀態(tài)機設計技術(shù)
第11章 16位CPU創(chuàng )新設計
第12章 Verilog知識拾遺
附錄 EDA開(kāi)發(fā)系統及相關(guān)軟硬件
參考文獻
京公網(wǎng)安備 11000002000088號
