數字邏輯電路基礎與計算機系統集成技術(shù)/21世紀高等學(xué)校規劃教材·計算機科學(xué)與技術(shù)簡(jiǎn)介，目錄書(shū)摘
2019-11-13 15:39
來(lái)源：京東
作者：京東
數字邏輯電路基礎與計算機系統集成技術(shù)/21世紀高等學(xué)校規劃教材·計算機科學(xué)與技術(shù)
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編輯推薦: 教學(xué)門(mén)標明確，注重理論與實(shí)踐的結合；教學(xué)方法靈活，培養學(xué)生自主學(xué)習的能力；教學(xué)內容先進(jìn)，反映了計算機學(xué)科的最新發(fā)展；教學(xué)模式完善，提供配套的教學(xué)資源解決方案。
內容簡(jiǎn)介: 《21世紀高等學(xué)校規劃教材·計算機科學(xué)與技術(shù)：數字邏輯電路基礎與計算機系統集成技術(shù)》是以EDA技術(shù)研究為出發(fā)點(diǎn)，專(zhuān)門(mén)針對計算機科學(xué)與技術(shù)專(zhuān)業(yè)而編寫(xiě)的硬件技術(shù)基礎教程。與以往的數字電路教材不同，本書(shū)重點(diǎn)體現“軟件設計實(shí)現硬件技術(shù)”的理念，除了在傳統基礎上利用真值表、狀態(tài)圖、卡諾圖化簡(jiǎn)進(jìn)行組合邏輯電路、時(shí)序邏輯電路設計外，還專(zhuān)門(mén)介紹了QuartusⅡ9.1開(kāi)發(fā)環(huán)境和硬件設計語(yǔ)言Verilog HDL，并使用Verilog HDL語(yǔ)言實(shí)現組合電路設計、同步，異步時(shí)序電路設計，芯片擴展應用，PLD設計，接口電路設計，數字系統FPGA項目設計及簡(jiǎn)單微處理器設計等，其他內容還包括邏輯門(mén)實(shí)現、組合邏輯電路和時(shí)序邏輯電路分析、存儲器設計與擴展、脈沖發(fā)生器設計、A/D和D/A轉換電路、數字系統設計等。在設計分析中，能夠把設計的電路芯片與計算機系統有機地結合起來(lái)。
《21世紀高等學(xué)校規劃教材·計算機科學(xué)與技術(shù)：數字邏輯電路基礎與計算機系統集成技術(shù)》可作為高等院校本科生的教材，還可作為技術(shù)開(kāi)發(fā)人員的參考資料。
《21世紀高等學(xué)校規劃教材·計算機科學(xué)與技術(shù)：數字邏輯電路基礎與計算機系統集成技術(shù)》可作為高等院校本科生的教材，還可作為技術(shù)開(kāi)發(fā)人員的參考資料。
作者簡(jiǎn)介:
目錄:第1章 數字邏輯基礎
1.1 電路引入二進(jìn)制、芯片及集成概念
1.2 數制與數制轉換
1.2.1 計算機中常用進(jìn)位計數制
1.2.2 數制轉換
1.2.3 二進(jìn)制算術(shù)運算
1.3 計算機中常用編碼
1.3.1 二-十進(jìn)制編碼
1.3.2 格雷碼
1.3.3 ASCII碼
1.4 邏輯運算與邏輯代數
1.4.1 3種基本邏輯運算
1.4.2 邏輯函數及其表示方法
1.4.3 邏輯代數
1.5 邏輯代數的卡諾圖化簡(jiǎn)法
1.5.1 最小項的定義及其性質(zhì)
1.5.2 邏輯函數的最小項表達式
1.5.3 用卡諾圖表示邏輯函數
1.5.4 用卡諾圖化簡(jiǎn)邏輯函數
第2章 硬件描述語(yǔ)言Verilog HDL與編輯環(huán)境QuartusⅡ
2.1 硬件描述語(yǔ)言Verilog HDL設計方法學(xué)簡(jiǎn)介
2.1.1 Verilog的基本語(yǔ)法規則
2.1.2 變量及數據類(lèi)型
2.1.3 運算符和表達式
2.1.4 語(yǔ)句
2.2 Verilog HDL建模
2.2.1 Verilog HDL程序的基本結構
2.2.2 結構建模
2.2.3 數據流建模
2.2.4 行為建模
2.2.5 模塊調用
2.3 Verilog HDL編譯環(huán)境QuartusⅡ9.1
2.3.1QuartusⅡ9.1概述
2.3.2 QuartusⅡ9.1原理圖設計方法
2.3.3 使用Verilog HDL語(yǔ)言實(shí)現數字電路設計
2.3.4 波形仿真
第3章 邏輯門(mén)電路
3.1 半導體器件組成的門(mén)電路
3.1.1 半導體器件的開(kāi)關(guān)特性
3.1.2 分立元件門(mén)電路
3.2 CMOS門(mén)電路
3.2.1 CMOS反相器
3.2.2 CMOS邏輯門(mén)電路
3.2.3 CMOS漏極開(kāi)路門(mén)與三態(tài)門(mén)電路
3.2.4 CMOS傳輸門(mén)
3.3 TTL門(mén)電路
3.3.1 TTL反相器的基本電路
3.3.2 TTL邏輯門(mén)電路
3.3.3 TTL集電極開(kāi)路門(mén)與三態(tài)門(mén)電路
第4章 組合邏輯電路
4.1 組合邏輯電路分析
4.2 組合邏輯電路設計
4.3 組合電路的競爭與冒險
4.3.1 冒險的分類(lèi)與產(chǎn)生原因
4.3.2 冒險的判斷與消除方法
4.4 常用組合邏輯電路
4.4.1 編碼器
4.4.2 譯碼器
4.4.3 數據選擇器
4.4.4 比較器
4.4.5 算術(shù)運箅電路
第5章 時(shí)序邏輯電路
5.1 時(shí)序邏輯電路基礎
5.1.1 觸發(fā)器
5.1.2 時(shí)序邏輯電路的描述
5.2 時(shí)序邏輯電路記憶單元——觸發(fā)器
5.2.1 RS觸發(fā)器
第6章 半導體存儲器與大規?？删幊踢壿嬈骷?
第7章 脈沖波形的產(chǎn)生與整形
第8章 接口電路設計技術(shù)
第9章 數字系統設計技術(shù)
附錄A 74系列數字集成電路型號功能表
附錄B CMOS系列數字集成電路型號功能表
附錄C 習題訓練與數字系統課程設計
參考文獻
1.1 電路引入二進(jìn)制、芯片及集成概念
1.2 數制與數制轉換
1.2.1 計算機中常用進(jìn)位計數制
1.2.2 數制轉換
1.2.3 二進(jìn)制算術(shù)運算
1.3 計算機中常用編碼
1.3.1 二-十進(jìn)制編碼
1.3.2 格雷碼
1.3.3 ASCII碼
1.4 邏輯運算與邏輯代數
1.4.1 3種基本邏輯運算
1.4.2 邏輯函數及其表示方法
1.4.3 邏輯代數
1.5 邏輯代數的卡諾圖化簡(jiǎn)法
1.5.1 最小項的定義及其性質(zhì)
1.5.2 邏輯函數的最小項表達式
1.5.3 用卡諾圖表示邏輯函數
1.5.4 用卡諾圖化簡(jiǎn)邏輯函數
第2章 硬件描述語(yǔ)言Verilog HDL與編輯環(huán)境QuartusⅡ
2.1 硬件描述語(yǔ)言Verilog HDL設計方法學(xué)簡(jiǎn)介
2.1.1 Verilog的基本語(yǔ)法規則
2.1.2 變量及數據類(lèi)型
2.1.3 運算符和表達式
2.1.4 語(yǔ)句
2.2 Verilog HDL建模
2.2.1 Verilog HDL程序的基本結構
2.2.2 結構建模
2.2.3 數據流建模
2.2.4 行為建模
2.2.5 模塊調用
2.3 Verilog HDL編譯環(huán)境QuartusⅡ9.1
2.3.1QuartusⅡ9.1概述
2.3.2 QuartusⅡ9.1原理圖設計方法
2.3.3 使用Verilog HDL語(yǔ)言實(shí)現數字電路設計
2.3.4 波形仿真
第3章 邏輯門(mén)電路
3.1 半導體器件組成的門(mén)電路
3.1.1 半導體器件的開(kāi)關(guān)特性
3.1.2 分立元件門(mén)電路
3.2 CMOS門(mén)電路
3.2.1 CMOS反相器
3.2.2 CMOS邏輯門(mén)電路
3.2.3 CMOS漏極開(kāi)路門(mén)與三態(tài)門(mén)電路
3.2.4 CMOS傳輸門(mén)
3.3 TTL門(mén)電路
3.3.1 TTL反相器的基本電路
3.3.2 TTL邏輯門(mén)電路
3.3.3 TTL集電極開(kāi)路門(mén)與三態(tài)門(mén)電路
第4章 組合邏輯電路
4.1 組合邏輯電路分析
4.2 組合邏輯電路設計
4.3 組合電路的競爭與冒險
4.3.1 冒險的分類(lèi)與產(chǎn)生原因
4.3.2 冒險的判斷與消除方法
4.4 常用組合邏輯電路
4.4.1 編碼器
4.4.2 譯碼器
4.4.3 數據選擇器
4.4.4 比較器
4.4.5 算術(shù)運箅電路
第5章 時(shí)序邏輯電路
5.1 時(shí)序邏輯電路基礎
5.1.1 觸發(fā)器
5.1.2 時(shí)序邏輯電路的描述
5.2 時(shí)序邏輯電路記憶單元——觸發(fā)器
5.2.1 RS觸發(fā)器
第6章 半導體存儲器與大規?？删幊踢壿嬈骷?
第7章 脈沖波形的產(chǎn)生與整形
第8章 接口電路設計技術(shù)
第9章 數字系統設計技術(shù)
附錄A 74系列數字集成電路型號功能表
附錄B CMOS系列數字集成電路型號功能表
附錄C 習題訓練與數字系統課程設計
參考文獻
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